# 车库Z2光刻IC制造流水线：自制掩模对准机、光阻涂布、选择性刻蚀与剥离金属化

> Z2车库光刻管线详解，自制掩模对准机实现多层<1μm精度，光阻旋涂参数、选择性多晶硅刻蚀、金属化lift-off变体，功能NMOS晶体管参数与良率工程。

## 元数据
- 路径: /posts/2025/12/07/garage-z2-litho-ic-fab-pipeline/
- 发布时间: 2025-12-07T17:02:03+08:00
- 分类: [systems-engineering](/categories/systems-engineering/)
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## 正文
在车库环境下实现集成电路光刻制造，本质上是平衡精度、污染控制与设备简易性。Sam Zeloof的Z2项目证明，采用自制掩模对准机（mask aligner）、精确光阻涂布（photoresist coating）、选择性刻蚀（selective etching）以及lift-off金属化，即可产出功能性NMOS晶体管阵列，Vth仅1.1V，漏电流<1nA。该管线针对10μm多晶硅栅极工艺，4层掩模（active、poly gate、contact、metal），无洁净室、无纯化学品，良率约80%。

**自制掩模对准机：多层对准精度核心**

观点：光刻对准精度决定层间叠对，直接影响晶体管性能与良率。Z2管线用无掩模投影光刻（maskless lithography），通过DLP投影仪+显微镜实现<1μm对准，远超商用入门设备。

证据：Z2芯片横截SEM显示栅极与S/D叠对良好，仅轻微misalignment。“The Z2 has 100 transistors on a 10µm polysilicon gate process”，多层对准支持10x10阵列功能。

可落地参数/清单：
- 光源：365nm UV LED（i-line），功率>100mW。
- 投影：DLP芯片（0.45° DMD），缩小倍率20-50x，曝光场~500μm。
- 对准：十字/棋盘alignment marks，每层重复；显微镜目视+步进台手动对准，曝光9s/场。
- 步进：晶圆spin台固定，X/Y微调<0.5μm。
- 风险阈值：misalignment>2μm导致栅极重叠cap>20%，回滚：增加marks密度。

**光阻涂布：均匀薄膜基础**

观点：光阻厚度均匀性影响分辨率与附着力，车库spin coating需优化转速/粘度，避免边缘beading。

证据：Z2用AZ MiR 701正性光阻，旋涂后1.5μm厚，支持10μm线宽。“AZ MiR 701 or AZ 4210 spun at ~3000rpm produces ~1.5μm or 3.5μm films”。

参数/清单：
- 设备：自制spin coater，4000rpm 30s。
- 光阻：AZ MiR 701（薄层，~1.5μm），100μL/2” wafer；软烤90°C热板1min。
- 厚膜：AZ 4210（金属层，~3.5μm），3000rpm。
- 验证：椭偏仪测厚±5%均匀；污染防：IPA预湿，N2吹干。
- 清单：旋涂→软烤→显微检查厚度/缺陷。

**选择性刻蚀：多晶硅栅极定义**

观点：选择性刻蚀确保栅极垂直profile，低undercut，支持self-aligned S/D掺杂。Z2用湿刻HNO3，避免RIE plasma污染。

证据：SEM横截显示poly 300nm厚，垂直侧壁。“Etch poly gate with HNO3 or SF6 RIE”。

参数/清单：
- Active etch：TMAH/KOH 10min，mask SiO2。
- Poly gate：HNO3（室温，selectivity SiO2:poly>10:1），过刻10%防stringer。
- Contact：1% HF蚀SiO2，监控endpoint（裸poly）。
- 侧壁profile：>85°，post-etch rinse DI水+IPA。
- 监控：profilometer扫描，etch rate 50nm/min。

**剥离金属化：Al互连无损伤**

观点：lift-off变体避免金属侧蚀，保护薄栅氧化层（10nm）。Z2虽最终wet etch，但初始lift-off兼容。

证据：Al沉积后图案化，厚度1μm。“Deposit metal (Al evaporation)，Etch metal phosphoric acid 50°C”。

参数/清单：
- PR mask：厚膜AZ 4210，lift-off profile>45° undercut。
- 沉积：e-beam/Thermal evap，1μm Al，基压<10^-5 Torr。
- 剥离：丙酮超声5min，NMP残胶。
- 退火：400°C N2 30min，形成欧姆接触。
- 备选：wet etch H3PO4:HNO3:CH3COOH (16:1:1)，T=50°C。

**良率工程与监控**

观点：车库fab良率瓶颈为颗粒污染（S/D短路bulk）。最小化学品+硬烤PR dielectric，提升至80%。

证据：15芯片中1全功，2~80%。“No proper yield data yet. The most common defect is a drain or source shorted to the bulk silicon channel”。

参数/清单：
- 清洁：仅水/醇/丙酮，避强酸。
- 监控：探针台IV曲线，统计Vth σ<0.2V；yield map。
- 阈值：短路率>20%→优化spin/对准。
- 回滚：单wafer测试，迭代process split。

Z2管线参数落地清单：
|步骤|设备|关键参数|监控|
|----|----|----|----|
|对准|Mask aligner|365nm, <1μm|Marks overlap|
|涂布|Spin coater|3000-4000rpm, 1.5μm|厚度均匀|
|刻蚀|Wet bench|HNO3 poly, HF contact|Profile SEM|
|金属化|Evap chamber|1μm Al lift-off|接触电阻<1Ω|

该流程复现成本<1000USD，适用于DIY NMOS逻辑。未来CMOS需field oxide CVD。

资料来源：
- Sam Zeloof博客：http://sam.zeloof.xyz/second-ic （Z2过程详述）
- Intel 4004参考：poly gate工艺基准。

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