# Verilog到Factorio电路编译管线：RISC-V仿真的工程实现 > 深入解析将Verilog硬件描述语言编译为Factorio游戏电路的工程实现，涵盖Yosys前端、图划分、布局布线的技术细节与RISC-V CPU仿真参数。 ## 元数据 - 路径: /posts/2026/03/29/verilog-to-factorio-compilation-pipeline-riscv/ - 发布时间: 2026-03-29T11:02:18+08:00 - 分类: [compilers](/categories/compilers/) - 站点: https://blog.hotdry.top ## 正文 将硬件描述语言直接翻译为游戏内电路网络，这一想法看似天马行空，却由Ben C.开发的verilog2factorio项目变为现实。该工具链成功将完整的RV32IM RISC-V处理器编译为Factorio 2.0中的可运行电路，为硬件编译与游戏引擎的交叉领域提供了极具参考价值的工程实践。 ## 编译管线总体架构 verilog2factorio的编译管线采用两阶段架构，前端以Yosys为核心完成Verilog到逻辑网的转换，后端则由Rust实现因子化布局布线。整个流程接收标准Verilog文件，输出可直接导入游戏的JSON蓝图字符串。 第一阶段是前端编译。Yosys作为开源综合工具，负责将Verilog代码解析为带有多位宽信号的RTLIL中间表示。这一阶段输出的并非细粒度比特级网络，而是混合了细粒度逻辑与粗粒度字级表示的混合网表。Yosys的脚本系统允许设计者干预综合过程，通过修改rtl.ys和mapping.ys脚本调整综合策略，这对于优化RISC-V核心的乘法器和除法器单元尤为关键。 第二阶段是后端处理。Rust程序读取Yosys输出的JSON格式MappedDesign，进行图划分、布局规划与物理实现。最终产物是Factorio蓝图，可通过游戏的导入功能直接加载到工厂中运行。 ## 前端综合：Yosys与Verilog解析 Yosys在前端承担着核心的综合任务。标准综合流程首先对Verilog进行词法分析、语法解析与语义检查，生成抽象语法树。随后进行寄存器传输级综合，将行为级描述转换为由触发器、逻辑门与多路选择器组成的网表。 对于RISC-V处理器这类复杂设计，Yosys的综合结果直接影响后端实现的效率。项目作者在RISC-V核心的实践中发现，原始设计来自Ultraembedded的RV32IM实现，但原始的乘除法单元直接综合效率不佳。通过调整Yosys综合脚本，对乘法器采用移位加算法重构、对除法器采用试商法实现，最终生成了更适用于Factorio电路结构的网表。 综合脚本的典型调用流程如下：先执行v2f生成rtl.ys和mapping.ys脚本，然后分别运行yosys -s rtl.ys进行RTL综合，yosys -s mapping.ys进行工艺映射，最后将生成的*rtl_map.json回传给v2f完成后端布局。这一分离设计允许开发者干预综合过程，平衡面积与性能。 ## 图划分与布局策略 将综合后的逻辑网表映射到Factorio的组合器网络，面临两个核心挑战：如何将大规模逻辑图划分为适合游戏渲染的分区，以及如何在二维网格上高效放置组合器并完成信号布线。 图划分采用基于Metis的层次化划分算法。综合产生的网表被建模为图结构，顶点代表组合器或触发器，边代表信号连接。划分目标是最小化分区间的信号穿越，同时保持各分区的规模在可接受范围内。对于RISC-V处理器这样的设计，划分结果直接影响游戏中的可读性与布线难度。作者在实践中发现，RISC-V核心仅需手动放置少量变电站即可覆盖全部分区。 物理布局采用启发式图遍历算法。遍历过程中需要同时优化两个目标：最小化铜线使用数量、确保统一的电力分配网络。Factorio的电力系统通过变电站与电线杆覆盖区域供电，布局算法首先检查每个组合器是否被电力覆盖，对未覆盖区域放置新的变电站以最大化覆盖范围。随后进行基于启发式的图遍历，尝试在满足单电力网络约束的前提下最小化布线长度。这一过程中可能需要人工干预调整，但对于RISC-V核心，手动调整的变电站数量仅有个位数。 ## 仿真与验证机制 在导入游戏前验证设计正确性，是编译管线的重要环节。verilog2factorio提供了内置仿真器，支持在代码环境中快速迭代，而无需反复导入游戏进行调试。 仿真器采用周期精确模型，对每个时钟边沿计算组合逻辑输出与寄存器更新。仿真结果可生成波形文件，与传统硬件仿真流程一致。测试用例覆盖基本逻辑门、触发器、寄存器等基本构建块。对于RISC-V处理器，仿真验证确保了指令取指、译码、执行、访存、写回各阶段的正确性，随后才导入游戏运行hello_world程序。 仿真结果还可与物理布局结合，生成带有时序标注的SVG渲染图。每个组合器在SVG中标注输入输出信号，开发者悬停即可查看具体数值，这种可视化方式极大提升了调试效率。 ## 交叉编译与程序加载 RISC-V处理器在Factorio中运行，需要配套的软件工具链支持。项目采用GNU RISC-V交叉编译器，构建freestanding RV32IM目标代码。交叉编译环境通过riscv-gnu-toolchain标准安装，Makefile与构建脚本位于top_v2f子目录。 程序加载通过内存映射实现。Factorio中的RAM被建模为可读写组合器阵列，通过地址译码与数据选择器连接到RISC-V核心的访存接口。系统设备定义见sys_device.h，包括UART输出、显示缓冲区等外设。hello_world程序通过UART输出字符，在游戏的组合器网络中显示为可见信号。 处理器频率受限于Factorio游戏的更新周期。每个游戏刻 ticks per second，组合器逻辑在每刻计算一次。对于复杂RISC-V核心，实际运行频率远低于传统FPGA或ASIC，但足以演示完整处理器功能。 ## 工程参数与优化建议 基于项目实践，以下参数与策略对成功编译具有重要参考价值： 综合阶段，建议保持Verilog可综合子集，避免使用延迟控制、强度指定等不可综合特性。对于RISC-V乘除法单元，手工优化综合脚本优于依赖自动综合。 图划分阶段，分区规模宜控制在数百个组合器以内。过大的分区增加布局复杂度，过小的分区则导致分区间接口过多。 布局阶段，电力覆盖检查应作为首要步骤。变电站覆盖半径约为10格，布局前需预估整体规模并预留变电站放置空间。 仿真阶段，建议先在小规模模块验证逻辑正确性，再逐步集成到完整系统。仿真速度远快于游戏内调试，是首选的验证手段。 ## 小结 verilog2factorio项目展示了硬件描述语言编译到游戏引擎的完整技术路径。通过Yosys完成前端综合、Rust实现后端布局、Factorio组合器网络承载逻辑，成功在游戏中运行完整RISC-V处理器。这一工程实践为硬件编译器开发、游戏引擎扩展、异构计算探索提供了独特的参考样本。 资料来源：GitHub仓库ben-j-c/verilog2factorio及相关项目文档。 ## 同分类近期文章 ### [C# 15 联合类型：穷尽性模式匹配与密封层次设计](/posts/2026/04/08/csharp-15-union-types-exhaustive-pattern-matching/) - 日期: 2026-04-08T21:26:12+08:00 - 分类: [compilers](/categories/compilers/) - 摘要: 深入分析 C# 15 联合类型的语法设计、穷尽性匹配保证及其与密封类层次结构的工程权衡。 ### [LLVM JSIR 设计解析：面向 JavaScript 的高层 IR 与 SSA 构造策略](/posts/2026/04/08/jsir-javascript-high-level-ir/) - 日期: 2026-04-08T16:51:07+08:00 - 分类: [compilers](/categories/compilers/) - 摘要: 深度解析 LLVM JSIR 的设计动因、SSA 构造策略以及在 JavaScript 编译器工具链中的集成路径，为前端工具链开发者提供可落地的工程参数。 ### [JSIR：面向 JavaScript 的高级 IR 与碎片化解决之道](/posts/2026/04/08/jsir-high-level-javascript-ir/) - 日期: 2026-04-08T15:51:15+08:00 - 分类: [compilers](/categories/compilers/) - 摘要: 解析 LLVM 社区推进的 JSIR 如何通过 MLIR 实现无源码丢失的往返转换，并终结 JavaScript 工具链碎片化困境。 ### [JSIR：面向 JavaScript 的高层中间表示设计实践](/posts/2026/04/08/jsir-high-level-ir-for-javascript/) - 日期: 2026-04-08T10:49:18+08:00 - 分类: [compilers](/categories/compilers/) - 摘要: 深入解析 Google 推出的 JSIR 如何利用 MLIR 框架实现 JavaScript 源码的高保真往返，并探讨其在反编译与去混淆场景的工程实践。 ### [沙箱JIT编译执行安全：内存隔离机制与性能权衡实战](/posts/2026/04/07/sandboxed-jit-compiler-execution-safety/) - 日期: 2026-04-07T12:25:13+08:00 - 分类: [compilers](/categories/compilers/) - 摘要: 深入解析受控沙箱中JIT代码的内存安全隔离机制，提供工程化落地的参数配置清单与性能优化建议。