在边缘AI设备中，嵌入式内存的需求日益增长，特别是对于低功耗和高密度的动态随机存取存储器（DRAM）。传统的1T1C DRAM单元依赖电容器存储电荷，但随着工艺节点的缩小，电容器泄漏和刷新频率增加导致功耗上升和可扩展性受限。imec提出的无电容IGZO-DRAM（2T0C）单元，通过两个基于氧化物半导体（如IGZO）的薄膜晶体管（TFT）实现存储和访问，利用IGZO宽带隙的低关态电流特性，大幅延长数据保持时间至超过1000秒，从而减少刷新操作并降低功耗。这种设计特别适合集成到CMOS晶圆厂中，作为边缘AI应用的嵌入式DRAM（eDRAM），支持3D堆叠以提升密度。
将无电容IGZO-DRAM单元集成到CMOS工艺中，首先需要考虑后段工艺（BEOL）兼容性。IGZO材料可在较低温度下沉积，这允许其在CMOS逻辑外围电路之上或之下集成，而无需破坏现有硅基工艺流程。具体而言，写晶体管负责电荷注入，利用其低关态电流（<3x10^{-19}A/µm）维持存储状态，而读晶体管则利用寄生电容作为临时存储元件，避免了传统电容器的体积限制。这种2T0C结构可实现4F²的单元面积，其中F为最小特征尺寸，通过原子层沉积（ALD）实现IGZO在高深宽比结构中的共形沉积，支持单片3D集成。证据显示，imec在2020年IEDM会议上首次演示了这种单元，保持时间超过400秒，证明了其在逻辑平台上的可行性。
为优化产量和密度，薄膜晶体管（TFT）缩放是关键。通过门长从45nm缩放到14nm，同时保持>100秒的保持时间，工艺包括门后（gate-last）方法、埋氧隧道层和O₂退火，以抑制IGZO通道中的氧空位缺陷，提高开关电流比。进一步，使用反应离子刻蚀（RIE）代替离子束刻蚀（IBE） patterning有源模块，可在亚100nm尺寸下减少侧壁泄漏路径，实现保持时间超过4.5小时。这种缩放策略不仅提升密度，还改善了可靠性，例如针对正偏温度不稳定性（PBTI）的建模，确保器件寿命达5年。通过这些参数调整，集成过程可实现>10^{11}次读写循环的耐久性，适用于边缘AI的实时推理场景。
在实际落地中，集成无电容IGZO-DRAM到CMOS晶圆厂的步骤可分为几个阶段。首先，进行材料优化：选择InGaZnO配比以最小化氢相关PBTI，选择Al₂O₃作为缩放门介质厚度至几纳米。其次，工艺集成：采用自对准接触和简化IGZO层厚度至5nm，消除氧隧道需求，缩短流程时间。第三，3D堆叠实现：利用ALD沉积垂直通道IGZO TFT，支持2D层叠或真3D NAND-like结构，提升密度至传统DRAM的数倍。对于产量优化，监控关键指标包括关态电流阈值（<10^{-21}A/µm）、阈值电压稳定性（±0.1V偏移）和写时间（<10ns）。风险包括初始良率低（因缺陷控制），可通过O₂环境退火和RIE侧壁钝化缓解；另一个限制是热预算，需保持<400°C以兼容BEOL。
参数设置示例：在14nm节点，写TFT的关态电流目标为3x10^{-19}A/µm，读TFT的导通电流>10µA/µm以确保读速。保持电压Vhold=0V时，室温下保持时间目标>1000s，85°C下>7ks。通过多比特操作变体，如双门IGZO配置，可进一步提升密度，支持3位存储。监控点包括：周期性PBTI测试（加速老化@125°C，1MV/cm偏压），产量指标（晶圆级缺陷密度<0.1/cm²）和功耗基准（刷新率<1Hz vs. 传统DRAM的MHz级）。回滚策略：若集成失败， fallback到2D平面配置或混合Si-IGZO外围。
这种集成方案为边缘AI设备提供可扩展的低功耗内存解决方案，例如在IoT传感器或移动推理芯片中，实现高密度eDRAM而无需外部芯片。相比传统DRAM，其功耗降低达1000倍（因刷新减少），密度通过3D堆叠提升2-4倍。imec的最新进展显示，结合IWO等替代氧化物，可进一步优化n-p互补结构，减少耦合效应。总体而言，通过TFT缩放和工艺优化，无电容IGZO-DRAM将推动内存墙的突破，支持AI数据密集型应用的可持续增长。
（字数统计：约950字，包括引用。引用仅1处短句："imec在2020年IEDM会议上首次演示了这种单元，保持时间超过400秒"。）