•2025年10月
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FPGA 键盘 USB 设计：按键去抖、HID 模拟与 UART 动态端点重配置

基于 FPGA 的机械键盘设计，聚焦按键矩阵去抖逻辑、HID USB 复合接口模拟，以及 UART 串行通信的动态端点重配置，提供工程参数与实现要点。

在现代硬件设计中，FPGA 以其高并行性和可重配置性，成为实现复杂输入设备如机械键盘的理想平台。传统键盘依赖 MCU 处理按键信号和 USB 通信，但 FPGA 可直接在硬件层面实现去抖和协议栈，减少延迟并提升可靠性。本文聚焦单一技术点：设计 FPGA 逻辑用于按键矩阵输入去抖、模拟 HID USB 设备（含复合接口），以及通过 UART 处理串行通信并支持动态端点重配置。这种方法适用于需要高响应输入的系统，如游戏外设或工业控制面板。

按键去抖是机械键盘的核心挑战。机械开关在闭合或断开时，会因弹簧弹性产生 5-20 ms 的抖动，导致误触发。FPGA 逻辑可通过状态机高效过滤这些噪声，而非依赖软件延时。观点：采用有限状态机（FSM）设计去抖模块，能并行处理多键输入，确保 N-key rollover（无键冲突）。

证据：在 Clavier 项目中，FPGA 直接扫描 105 键 ISO 布局，无复用设计避免鬼键（ghosting），实现 1000 Hz 轮询率[1]。典型 FSM 包括空闲（S0）、延时（S1）和确认（S2-S5）状态：S0 监控输入，若检测低电平（按下），进入 S1 延时 10 ms；延时后，连续三次采样确认稳定低电平，方输出按键事件；释放时类似处理抖动。

可落地参数/清单：

  • 时钟频率：50 MHz，采样间隔 200 μs（5 kHz）。
  • 延时阈值：10 ms（500 个时钟周期），适应 Cherry MX 开关抖动特性。
  • 状态机寄存器：5 状态，宽度 3 位；每个键独立 FSM 实例，节省 LUT（针对 ECP5 FPGA，约 50 LUT/键）。
  • 监控点：添加计数器记录抖动事件，若超过阈值（e.g., 3 次/秒），触发警报。
  • 回滚策略：若去抖失败（罕见），fallback 到软件滤波 via UART 主机。

这种设计证据于 VHDL 仿真：输入抖动波形经 FSM 后，输出单一脉冲，确保单次按键单次响应[2]。

接下来，HID USB 设备模拟是键盘与主机通信的关键。FPGA 需实现 USB 2.0 设备栈，模拟 HID 类（键盘报告描述符），支持复合接口如键盘 + 集线器（hub）。观点：使用开源 USB IP（如 USB2-Device）在 FPGA 上构建协议层，动态配置端点以适应多功能。

证据：Clavier 集成 2 端口 USB 2.0 hub，FPGA 管理 HID 报告（6 字节键码 + 修改器）和 hub 状态。复合设备需多配置描述符：主接口 HID，次接口 hub 和 CDC（若 UART over USB）。动态端点重配置允许运行时切换，如从键盘模式到调试模式。

可落地参数/清单：

  • USB 时钟：480 MHz（USB 2.0 HS），FPGA PLL 生成。
  • 端点配置：EP0（控制，8 字节 SETUP）；EP1 IN（中断，8 字节 HID 报告，1 ms 间隔）；EP2 OUT（bulk，用于 hub 数据）。
  • 报告描述符：标准 HID Usage Page 0x01（键盘），支持 6 键 + NKRO 扩展。
  • 重配置阈值：UART 命令触发，延迟 < 1 ms；使用状态寄存器锁定端点，避免冲突。
  • 监控点：CRC 错误计数，若 > 0.1%，调整 PHY 电压（3.3V ±5%）。
  • 回滚策略：配置失败时，重置到默认 HID 模式，丢弃 hub 功能。

证据显示，这种模拟在开源项目中实现零延迟枚举，主机视作标准 HID 设备，无需驱动。

最后，处理 UART 串行通信与动态端点重配置扩展了键盘功能，如固件更新或调试。FPGA 通过 UART（115200 bps）与外部 MCU/主机交互，命令重配 USB 端点。观点：集成 UART RX/TX 模块，支持动态缓冲分配，实现端点切换而不重启。

证据：Clavier 使用 CH347F 芯片桥接 UART/I²C/SPI/JTAG，但 FPGA 逻辑处理动态重配置，如切换端点为 CDC-ACM（虚拟串口）。FSM 解析 UART 帧：头字节命令（e.g., 0x01 重配），负载配置新端点。

可落地参数/清单：

  • UART 参数：波特率 115200，8N1；FIFO 深度 64 字节，避免溢出。
  • 命令格式：1 字节命令 + 2 字节端点 ID + 4 字节配置（e.g., 类型/大小）。
  • 重配置步骤：1. 暂停当前传输；2. 更新描述符寄存器；3. 通知主机 STALL + 新 SETUP；4. 验证 ACK。
  • 阈值：重配置超时 50 ms，若失败，回滚原配置。
  • 监控点：UART 错误率（parity/framing < 0.01%），使用 LED 指示状态。
  • 回滚策略：EEPROM 存储默认配置，电源复位恢复。

整体，这种 FPGA 设计参数确保系统鲁棒：总资源 < 20% ECP5 LUT，功耗 < 1W。实施时，先仿真 FSM 和 USB 栈，再板级测试。风险包括时序违例（用 nextpnr 优化）和 EMC 干扰（PCB 4 层布局）。

[1] Clavier GitHub 项目，FPGA 子模块。 [2] VHDL 状态机去抖仿真结果。

（字数：约 950）