在嵌入式系统中追求亚 ppm（sub-ppm）级时钟稳定性时，晶体振荡器（XO）往往成为瓶颈。相位噪声过高、电源推移（supply pushing）敏感、机械应力诱发微音效应，以及与 PLL 的噪声耦合交互，是典型模拟设计陷阱。本文聚焦单一技术点：通过系统调试实现 XO 的 sub-ppm 性能，观点先行 —— 电源纹波是首要杀手（PSRR<60dB 即致> 1ppm 偏移），其次机械振动放大相噪 20dBc/Hz，其次 PLL 参考放大 N 倍噪声，最后给出证据与参数清单。
首先，电源推移与相位噪声调试。电源纹波通过有源放大器（如反相器）调制振荡幅度，定义电源抑制比 PSRR=20log (ΔVsupply / (Δf/f0))。证据显示，3.3V 系统中 100mVpp@100kHz 纹波，若 PSRR=60dB，仅致 1ppm 偏移；未经滤波 DC-DC 可使 10MHz 时钟周期抖动从 5ps 升至 80ps RMS（CSDN 频率计实测）。模拟设计陷阱：布局寄生电感 > 1nH 即放大噪声。落地参数：VCC 旁置 0.1μF 陶瓷 + 10μF 钽电容 +π 滤波（47nH 电感 + 100pF 旁路），选用 LDO（如 TPS7A47，PSRR>70dB@100kHz）；监控阈值：示波捕获纹波 < 20mVpp，相噪 @1kHz 偏移 <-140dBc/Hz。
其次，机械应力与微音效应。晶体压电性使外部加速度产生寄生电压，Γ 矢量（加速度敏感度）量化 ppb/g。AT 切典型 1ppb/g，1g 即劣化相噪 20dBc/Hz＠1kHz（IEEE UFFC）；SC 切降至 0.1ppb/g，四点安装提升封装谐振 > 50kHz，传递效率减 60%（Bliley 白皮书）。嵌入式板振（如风机）10-2000Hz@0.5g常见，致 sub-ppm 漂移。陷阱：两点封装谐振耦合。清单：选 SC 切 XO（g 敏感 < 0.5ppb/g），四点焊盘固定，走线 < 5mm 接地层屏蔽；被动隔离（1Hz 固有频，ζ=0.7 阻尼，传递率 < 0.05@200Hz）；测试：MIL-STD-810G 随机振，杂散偏移 < 10ppb。
再者，PLL 交互调试。XO 作为 PLL 参考，其 close-in 相噪经 N 倍频放大（N=fvco/fxo），电源耦合经基片至 VCO 控制致不稳（Freescale 案例）。陷阱：环宽 > 300kHz 未滤 XO 1/f 噪声。证据：改善 XO 电源后，PLL 相噪升 - 10dBc@10Hz（西安电科论文）。参数：PLL 环宽 100-200kHz（滤 XO 噪声，VCO 主导远端）；隔离：XO/PLL 独立 VDD，LC 滤 > 40dB@100kHz；EFC 线性 <10%，调谐斜率 < 8ppm/V；监控：Allan 方差 σ_y (τ=1s)<1e-9。
综合风险限：过驱动 > 500μW 损晶，老化 k<1ppm/log-day，回滚双 XO 冗余。调试流程：1) 频谱仪测相噪曲线，定位 1/f 平坦区；2) 加速台 g-sweep 杂散；3) 电源注入 1%ΔV，测 Δf/f<0.2ppm；4) PLL 锁表 N=10，验证输出抖动 < 1ps RMS。
参数清单：
- XO 选型：10-50MHz，负载 C_L=18pF，驱动 <200μW，相噪 - 150dBc@10kHz，PSRR>70dB，g 敏 < 0.2ppb/g。
- 电源：LDO dropout<0.2V，纹波 < 10mV，π 滤截止 < 1MHz。
- PCB：XO 守卫环，GND 缝隙 < 1mm，去耦 < 2mm 距，避热源。
- PLL：BW=150kHz，IIR=2 阶，参考分频 = 1，VCO 相噪 <-110dBc@100kHz。
- 监控：周期抖动 < 10ps，ADEV<5e-10@1s，长期 < 0.5ppm/yr。
资料来源：
- https://lcamtuf.substack.com/p/its-hard-to-build-an-oscillator （振荡器反馈陷阱启发）
- CSDN 数字频率计分析（电源相噪实测）
- TI ZHCACV1（机械应力 BAW 对比）
- Bliley 应用笔记（SC 切 g 敏优化）
- IEEE 论文（相噪模型）