在嵌入式系统中，时序稳定性直接影响 ADC 采样精度、通信同步和实时控制性能。晶振作为核心频率源，其相位噪声和周期抖动（jitter）需控制在 sub-ps RMS 级别，方能支撑 sub-ppm 整体稳定性。传统 RC 振荡器易受噪声干扰，而高 Q 石英晶振结合工程优化，能实现远优性能。本文聚焦 varactor 调谐 VCXO、PLL 环路及版图策略，提供可落地参数与清单。
晶振相噪抖动机理与 Leeson 模型
晶振相位噪声遵循 Leeson 模型：[L (f_m) = 10\log\left [ \frac {F k T}{2 P_{sig}} \left (1 + \frac {f_c}{f_m}\right) \left (1 + \frac {f_L^2}{f_m^2}\right) \right] + L_{floor} ]，其中高 Q（10^4-10^6）使 1/f^3 拐角 f_L 极低，floor 噪声由驱动级热噪主导。为低抖动，优先提升有载 Q_L（loaded Q）：最小化反馈电容 C2、优化驱动电平（0.1-1mW），典型 AT-cut 晶体 Q_L>10k 时，@1kHz 相噪可达 - 140dBc/Hz。
证据显示，增加反馈电阻可抑制 1/f 闪变噪（flicker noise），晶体管选低 AF/KF 参数（如 SiGe HBT 优于 CMOS）。工程中，目标：RMS jitter <100fs（12kHz-20MHz 积分），对应 sub-ppm 日稳定性（1ppm≈86ms / 天）。
落地参数：
- 晶体：5th overtone SC-cut，25MHz，ESR<20Ω，C0<2pF，CL=10-18pF。
- 驱动：0.5mW，负阻 Gm=5-10mS。
- 监控：相谱仪测 @100Hz/-120dBc/Hz，jitter analyzer 积分 < 200fs。
Varactor VCXO 调谐实现精细拉频
VCXO 用 varactor（变容二极管）实现电压控拉频，嵌入 PLL 参考或温度补偿。典型 BB135/BB135A，C=2-20pF@1-20V，非线性需并联固定 C_fc=10pF 线性化，拉频 Δf/f=±50-100ppm。
调谐电路：晶体两端并 varactor 对（diff 调谐减偶模），串 R_iso=1kΩ 隔 DC，V_tune=0-10V。非线性补偿：多项式拟合 V-f 曲线，MCU LUT 表（分辨 0.1V/5ppm）。
为 sub-ppm 稳定，结合 NTC 温度传感动态调：Δppm/T≈±1ppm/°C，PID 环 Kv=10ppm/V，步阶 < 1s。风险：过拉损 Q_L 20%，限 ±20ppm 稳态。
清单：
- Varactor：Abrupt junction，PSRR>60dB，选 Hyperabrupt 如 SMV123x（±80ppm@5V）。
- Bias：LDO 3.3V，0.1uF+10nF 去耦，VCO=mid-band。
- 测试：拉频曲线线性 R^2>0.99，调谐抖动 < 10fs 增益。
PLL 环路优化：噪声分段滤波
PLL 倍频晶振至 GHz，环路滤波分段抑噪：窄 BW (<f_ref/10) 滤 VCO 远频噪，宽 BW 抑 ref 近噪。晶振 ref 相噪角 @10kHz，VCO@1MHz，优 BW=100kHz（IIR 3 阶，ζ=0.7）。
组件：PFD/CP 低 leakage<1nA，滤波 R=10kΩ/C1=10nF/C2=100pF，Kvco=100MHz/V，N=64。双环架构（PLL1 VCXO 清洁 PLL2 VCO）如 LMK04800，111fs RMS。
风险：宽 BW 传 ref 抖动，窄 BW 锁慢 /holdover 差；自适应 BW（ref freq scale）解。
参数表：
| 组件 | 值 | 作用 |
|---|---|---|
| Loop BW | 50-200kHz | 噪拐角中点 |
| Charge pump | 1-5mA | 相位裕度 > 45° |
| Filter | 3 阶被动 | Spur<-80dBc |
| Holdover | ±1ppm/1s | GPS 丢锁 |
仿真：MATLAB/Spectre，jitter<150fs@1-20MHz。
版图寄生抑制：隔离与对称
寄生耦合主凶：电源地弹、走线串扰、晶体应力。布局：PLL 核远离数字（>500um），N-well guard ring，双层金属屏蔽敏感线。
去耦：VCO/PFD 每 pin 0.1uF+1nF+100pF MIM，多电源域 LDO（PMOS pass，低噪 < 10uVrms）。晶体：地缝隔离，sym PCB pad（stress-free mount）。
差分结构升 PSRR>80dB，等长走线 < 1ps skew。后仿：post-layout RC 提取，相噪恶化 < 3dB。
布局清单：
- 晶振区：独立岛，地维亚阵列，无 via-in-pad。
- PLL：对称镜像，shield over tune 线。
- 电源：星点地，LDO 近核（<100um）。
- DRC：EM sim 耦合 <-60dB，jitter eye>90% UI。
集成验证与回滚
原型：25MHz VCXO+Si5351 PLL，post-layout jitter 92fs（Analog MAX2880 类似）。场测：温度箱 ±2ppm，振动 < 5ppm。回滚：固定 XO+GPS sync（ns 级）。
这些策略源于晶振固有高 Q，工程化后 sub-ppm 嵌入稳定可达，远超简单 RC 振荡。
资料来源：
- lcamtuf.substack.com/p/its-hard-to-build-an-oscillator （振荡器难度启发）
- Analog Devices MAX2880 app note（低噪 PLL 实测 92fs）
- 中国知网低相噪晶振论文学术提炼（Q_L 优化、布局）