在车库环境下实现集成电路光刻制造，本质上是平衡精度、污染控制与设备简易性。Sam Zeloof 的 Z2 项目证明，采用自制掩模对准机（mask aligner）、精确光阻涂布（photoresist coating）、选择性刻蚀（selective etching）以及 lift-off 金属化，即可产出功能性 NMOS 晶体管阵列，Vth 仅 1.1V，漏电流 < 1nA。该管线针对 10μm 多晶硅栅极工艺，4 层掩模（active、poly gate、contact、metal），无洁净室、无纯化学品，良率约 80%。
自制掩模对准机：多层对准精度核心
观点：光刻对准精度决定层间叠对，直接影响晶体管性能与良率。Z2 管线用无掩模投影光刻（maskless lithography），通过 DLP 投影仪 + 显微镜实现 < 1μm 对准，远超商用入门设备。
证据：Z2 芯片横截 SEM 显示栅极与 S/D 叠对良好，仅轻微 misalignment。“The Z2 has 100 transistors on a 10µm polysilicon gate process”，多层对准支持 10x10 阵列功能。
可落地参数 / 清单：
- 光源：365nm UV LED（i-line），功率 > 100mW。
- 投影：DLP 芯片（0.45° DMD），缩小倍率 20-50x，曝光场～500μm。
- 对准：十字 / 棋盘 alignment marks，每层重复；显微镜目视 + 步进台手动对准，曝光 9s / 场。
- 步进：晶圆 spin 台固定，X/Y 微调 < 0.5μm。
- 风险阈值：misalignment>2μm 导致栅极重叠 cap>20%，回滚：增加 marks 密度。
光阻涂布：均匀薄膜基础
观点：光阻厚度均匀性影响分辨率与附着力，车库 spin coating 需优化转速 / 粘度，避免边缘 beading。
证据：Z2 用 AZ MiR 701 正性光阻，旋涂后 1.5μm 厚，支持 10μm 线宽。“AZ MiR 701 or AZ 4210 spun at ~3000rpm produces ~1.5μm or 3.5μm films”。
参数 / 清单：
- 设备：自制 spin coater，4000rpm 30s。
- 光阻：AZ MiR 701（薄层，~1.5μm），100μL/2” wafer；软烤 90°C 热板 1min。
- 厚膜：AZ 4210（金属层，~3.5μm），3000rpm。
- 验证：椭偏仪测厚 ±5% 均匀；污染防：IPA 预湿，N2 吹干。
- 清单：旋涂→软烤→显微检查厚度 / 缺陷。
选择性刻蚀：多晶硅栅极定义
观点：选择性刻蚀确保栅极垂直 profile，低 undercut，支持 self-aligned S/D 掺杂。Z2 用湿刻 HNO3，避免 RIE plasma 污染。
证据：SEM 横截显示 poly 300nm 厚，垂直侧壁。“Etch poly gate with HNO3 or SF6 RIE”。
参数 / 清单：
- Active etch：TMAH/KOH 10min，mask SiO2。
- Poly gate：HNO3（室温，selectivity SiO2:poly>10:1），过刻 10% 防 stringer。
- Contact：1% HF 蚀 SiO2，监控 endpoint（裸 poly）。
- 侧壁 profile：>85°，post-etch rinse DI 水 + IPA。
- 监控：profilometer 扫描，etch rate 50nm/min。
剥离金属化：Al 互连无损伤
观点：lift-off 变体避免金属侧蚀，保护薄栅氧化层（10nm）。Z2 虽最终 wet etch，但初始 lift-off 兼容。
证据：Al 沉积后图案化，厚度 1μm。“Deposit metal (Al evaporation)，Etch metal phosphoric acid 50°C”。
参数 / 清单：
- PR mask：厚膜 AZ 4210，lift-off profile>45° undercut。
- 沉积：e-beam/Thermal evap，1μm Al，基压 < 10^-5 Torr。
- 剥离：丙酮超声 5min，NMP 残胶。
- 退火：400°C N2 30min，形成欧姆接触。
- 备选：wet etch H3PO4:HNO3:CH3COOH (16:1:1)，T=50°C。
良率工程与监控
观点：车库 fab 良率瓶颈为颗粒污染（S/D 短路 bulk）。最小化学品 + 硬烤 PR dielectric，提升至 80%。
证据：15 芯片中 1 全功，2~80%。“No proper yield data yet. The most common defect is a drain or source shorted to the bulk silicon channel”。
参数 / 清单：
- 清洁：仅水 / 醇 / 丙酮，避强酸。
- 监控：探针台 IV 曲线，统计 Vth σ<0.2V；yield map。
- 阈值：短路率 > 20%→优化 spin / 对准。
- 回滚：单 wafer 测试，迭代 process split。
Z2 管线参数落地清单：
| 步骤 | 设备 | 关键参数 | 监控 |
|---|---|---|---|
| 对准 | Mask aligner | 365nm, <1μm | Marks overlap |
| 涂布 | Spin coater | 3000-4000rpm, 1.5μm | 厚度均匀 |
| 刻蚀 | Wet bench | HNO3 poly, HF contact | Profile SEM |
| 金属化 | Evap chamber | 1μm Al lift-off | 接触电阻 < 1Ω |
该流程复现成本 < 1000USD，适用于 DIY NMOS 逻辑。未来 CMOS 需 field oxide CVD。
资料来源：
- Sam Zeloof 博客：http://sam.zeloof.xyz/second-ic （Z2 过程详述）
- Intel 4004 参考：poly gate 工艺基准。