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硅基11量子位原子处理器的保真度优化与错误校正工程

分析硅基11量子位原子处理器实现99.10%-99.99%保真度的工程挑战，包括校准协议、错误校正机制与可扩展性路径。

在量子计算硬件的工程化进程中，硅基量子处理器因其与现有半导体制造工艺的兼容性而备受关注。2025 年 12 月，《自然》杂志报道了一项突破性进展：研究人员成功构建了一个 11 量子位的硅基原子处理器，实现了单量子位门保真度 99.10%-99.99%、双量子位门保真度 99.9% 的里程碑性能。这一成就不仅标志着硅量子计算平台在保真度指标上首次超越 99% 阈值，更为未来可扩展的容错量子计算奠定了物理基础。

14|15 平台的技术架构

该处理器采用所谓的 "14|15 平台"，即利用磷原子（原子序数 15）在硅晶体（原子序数 14）中的精确植入技术。每个磷原子贡献一个核自旋作为数据量子位，同时通过超精细相互作用与共享电子耦合。这种架构的核心优势在于：

  1. 核自旋的长相干时间：磷核自旋在硅中的相干时间可达秒级，远优于电子自旋的微秒级相干时间
  2. 共享电子的辅助功能：电子作为辅助量子位，实现量子非破坏性（QND）读取和多量子位门操作
  3. 原子级制造精度：扫描隧道显微镜技术可实现亚纳米级的原子精确定位

处理器由两个多核自旋寄存器组成：一个 4P 寄存器（4 个核自旋 + 1 个电子）和一个 5P 寄存器（5 个核自旋 + 1 个电子），通过电子交换相互作用连接。这种模块化设计为系统扩展提供了清晰的路径 —— 理论上可以通过增加更多寄存器来线性扩展量子位数量。

保真度优化的校准协议

实现 99% 以上保真度的关键在于开发了一套可扩展的校准和控制协议。传统的量子处理器校准通常需要指数级增长的测量次数，而该团队开发的线性校准协议将复杂度从 O (2^N) 降低到 O (N)。

电子自旋共振（ESR）频率校准

在 11 量子位系统中，需要校准 96 个 ESR 频率（每个寄存器 48 个）。研究人员发现，同一寄存器内的 ESR 频率会集体偏移，这一观察使得校准协议大幅简化：

  1. 参考配置测量：为每个寄存器测量一个参考核自旋配置下的 ESR 频率
  2. 频率偏移推断：基于初始校准的频率偏移，推断所有其他 ESR 过渡频率
  3. 线性扩展：增加新寄存器只需增加一次测量，校准复杂度与寄存器数量成线性关系

这种协议的实际效果是显著的：重新校准所有 96 个 ESR 频率仅需两次测量（每个寄存器一次），而传统方法可能需要数百次测量。

随机化基准测试（RB）优化

为了准确评估门保真度，团队采用了优化的随机化基准测试协议：

单量子位 RB（1Q-RB）参数：

  • 序列长度：最多 1024 个 Clifford 门
  • 测量次数：电子 200 次单次测量，核自旋 50 次
  • 重新校准间隔：每 12 次运行（约几分钟）
  • 拟合模型：F (n) = A・p^n，其中 p 为去极化强度

双量子位 RB（2Q-RB）参数：

  • 序列长度：最多 256 个 Clifford 门
  • 平均原始门数：2.57（电子 CROT 门分解）
  • 恢复概率测量：同时测量↑↑和↓↓状态以消除 SPAM 误差

通过这些优化，团队能够精确提取原始门保真度，其中核自旋 n5 的单量子位门保真度达到 99.99%，电子 - 电子 CROT 门保真度为 99.64 (8)%。

错误校正的工程实现

几何 CZ 门的实现

核自旋之间的纠缠通过几何 CZ 门实现，该门基于 2π-ESR 旋转。这种几何门的优势在于对某些类型的噪声具有内在鲁棒性。实现参数包括：

  • 交换耦合强度：J ≈ 1.55 MHz（弱耦合机制）
  • Rabi 频率优化：f_Rabi ≈ 400 kHz（最小化离共振布居转移）
  • CROT 门持续时间：约 1.25 μs
  • 相位偏移补偿：实施补偿协议以抵消哈密顿相位误差

贝尔态生成与验证

为了验证处理器性能，团队生成了局部和非局部的贝尔态：

局部贝尔态性能：

  • 保真度范围：91.4 (5)% 到 99.5 (1)%
  • 最高保真度：n6-n9 对达到 99.5 (1)%
  • 测量方法：完整量子态层析（9 个投影基）

非局部贝尔态性能：

  • 保真度范围：87.0 (4)% 到 97.0 (2)%
  • 平均保真度：97.2 (9)%
  • 挑战：操作时间增加导致保真度降低

保真度变化的主要因素包括斯塔克系数、操作速度、量子位频率稳定性、微波诱导频率偏移和相干时间。特别是涉及超精细耦合较小的核自旋（如 n5）时，CROT 门速度降低约 3 倍，导致保真度下降。

可扩展性路径与工程挑战

GHZ 态生成与多量子位纠缠

团队成功生成了最多 8 个核自旋的 Greenberger-Horne-Zeilinger（GHZ）态，验证了处理器的全连接能力。生成策略采用：

  1. 局部与非局部 CZ 门组合：先建立局部纠缠，再通过电子交换连接寄存器
  2. 简化测量协议：对于 N 量子位 GHZ 态，仅需 N+1 个测量基（而非 3^N 个）
  3. 保真度阈值：所有 GHZ 态保真度均超过 50%，证明真正的 N 量子位纠缠

当前限制与改进方向

尽管取得了显著进展，系统仍存在若干工程限制：

旁观者量子位假设： 当前所有门操作都假设旁观者量子位处于预初始化状态。未来需要：

  • 开发任意旁观者状态下的性能基准测试
  • 实施改进的随机化基准测试协议以表征相干错误
  • 使用门集层析和非马尔可夫过程层析量化泄漏错误

超精细耦合优化： 小超精细耦合限制门速度，特别是：

  • n5 的超精细耦合较小，CROT 门速度降低 3 倍
  • 未来需要通过原子工程优化超精细耦合
  • 目标：使超精细耦合大于交换强度 J

微波诱导频率偏移： 需要进一步优化以减轻微波驱动引起的频率偏移：

  • 脉冲整形技术
  • 并行化驱动执行
  • 精炼校准策略

工程参数总结

关键性能指标

  1. 单量子位门保真度：99.10%-99.99%（核自旋 n5 最高）
  2. 双量子位门保真度：99.9%（硅量子位首次）
  3. 电子 - 电子 CROT 门：99.64(8)%
  4. 核自旋相干时间：T₂* 1-46 ms，T₂^Hahn 3-660 ms
  5. 电子相干时间：T₂* ≈ 20 μs，T₂^Hahn ≈ 350 μs
  6. 贝尔态保真度：局部最高 99.5%，非局部最高 97.0%

操作参数

  1. 工作温度：约 16 mK（无液氦稀释制冷机）
  2. 磁场强度：B ≈ 1.39 T（沿 [110] 晶向）
  3. 交换耦合：J ≈ 1.55-1.69 MHz（可调）
  4. Rabi 频率：400-436 kHz（优化值）
  5. 寄存器间距：13 (1) nm（中心到中心）

未来展望与工程路线图

这项工作的工程意义不仅在于实现了 11 量子位的高保真度操作，更在于展示了一条清晰的扩展路径。基于 14|15 平台的模块化架构，理论上可以通过增加更多寄存器来线性扩展系统规模，同时保持高性能。

下一步的工程重点包括：

  1. 量子错误校正演示：在现有平台上实施表面码或其他量子错误校正方案
  2. 制造工艺优化：利用 300mm 半导体制造线实现大规模生产
  3. 控制电子学集成：开发微型化控制系统的片上集成
  4. 室温操作探索：研究金刚石氮空位中心等室温量子平台

从工程角度看，硅基量子处理器的优势在于其与现有半导体生态系统的兼容性。随着制造工艺的成熟和控制系统的优化，我们有理由相信，基于硅的量子计算平台将在未来十年内实现从实验室演示到实用化系统的跨越。

资料来源

  1. Edlbauer, H., Wang, J., Huq, A.M.SE. et al. An 11-qubit atom processor in silicon. Nature 648, 569–575 (2025). https://doi.org/10.1038/s41586-025-09827-w

  2. arXiv 预印本：An 11-qubit atom processor in silicon. https://arxiv.org/abs/2506.03567

这项研究由 Silicon Quantum Computing Pty Ltd 团队完成，展示了工业界与学术界合作在量子硬件工程领域取得的实质性进展。通过系统性的工程优化和创新的校准协议，硅基量子计算正朝着实用化容错量子计算的目标稳步前进。

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