ASIC 流片前的最后两周是整个设计流程中最关键的阶段。这一阶段的工作质量直接决定了芯片能否成功点亮，也是工程师压力最大、决策最密集的时期。基于 OpenROAD 与 LibreLane 等开源流程的实践经验，本文系统梳理流片前两周必须完成的工程检查清单，涵盖时序收敛、物理验证与 sign-off 流程三大核心维度，为设计团队提供可直接落地的检查项与阈值参数。
时序收敛检查清单
时序收敛是流片前最耗时的环节之一，也是最容易出现意外的问题区域。在流片前两周这个时间节点，时序应该已经经历过多次迭代优化，但仍需要系统性地进行最终检查。首先需要确认时钟约束文件的完整性，所有时钟端口必须有明确的定义，包括频率、相位和抖动参数。对于多时钟域设计，不同时钟之间的关系必须通过 set_clock_groups 明确定义为同步或异步关系，这是避免时序分析工具产生误判的关键。时钟 uncertainty 的设置需要反映实际的时钟抖动和裕度要求，通常在成熟工艺节点下，时钟 uncertainty 设置为时钟周期的百分之十是一个合理的起点。
静态时序分析的报告是时序收敛状态的最终答案。WNS（Worst Negative Slack）必须大于零，任何负值都意味着存在时序违例。TNS（Total Negative Slack）应该为零，这意味着所有路径都满足时序要求。在检查时序报告时，需要特别关注建立时间和保持时间两个维度。保持时间违例往往容易被忽视，但其修复难度通常高于建立时间违例，因为保持时间问题在布局阶段就已经基本确定。此外，IO 延迟的约束必须与芯片的实际应用场景相匹配，输入延迟应该覆盖最坏情况下的数据到达时间，输出延迟则需要考虑下游器件的建立时间要求。
多时钟域接口的时序收敛需要额外关注。跨时钟域的数据传输路径必须被正确约束，false path 和 multicycle path 的设置需要有充分的理由文档支撑。对于异步 FIFO 等跨时钟域电路，除了数据路径的时序，还需要验证满信号和空信号的时序正确性。在实验性 shuttle 中，由于工具链的稳定性可能不如成熟流程，建议对所有跨时钟域路径进行更严格的时序分析，避免隐藏的亚稳态问题。
时序收敛的迭代优化策略也需要在流片前两周内确定。如果当前仍存在较大的时序违例，需要评估是继续优化还是采用降级策略。降级策略包括降低目标频率、简化设计功能或接受部分路径为 false path。在开源工具链中，OpenROAD 的时序优化步骤可以通过 TNS 和 WNS 的收敛趋势来判断是否值得继续迭代，如果连续多次迭代没有明显改善，应该及时调整策略或考虑替代方案。
DRC 与 LVS 物理验证要点
物理验证是确保芯片可以被制造出来的最后关卡。DRC（Design Rule Check）检查验证版图是否符合制造工艺的物理规则要求，这些规则由晶圆代工厂提供，涵盖了最小线宽、最小间距、通孔尺寸、金属层堆叠规则等数百项检查项。在流片前两周，DRC 检查应该是零违例状态，任何残留的违例都必须有明确的解决方案或已知的可接受理由。对于实验性 shuttle，由于工艺可能仍在调优中，部分 DRC 规则可能存在不确定性，需要与代工厂或 shuttle 组织方确认哪些违例是可以接受的。
DRC 违例的分类和处理策略需要提前明确。硬性 DRC 违例是不可接受的，必须在流片前修复；软性 DRC 违例可能是工具报错的误报，需要人工确认；工艺规则边缘的违例则需要评估风险。常见的 DRC 问题包括通孔的最小间距、金属线的最小宽度、栅极与有源区的最小覆盖等。这些问题往往与布局布线工具的参数设置有关，通过调整工具参数或手动修复可以解决。在 OpenROAD 流程中，Magic 和 KLayout 是常用的 DRC 检查工具，建议在流片前使用两种工具交叉验证，以避免工具差异导致的漏报。
LVS（Layout Versus Schematic）检查验证版图的电气连接是否与原理图一致，这是确保芯片功能正确性的关键步骤。LVS 检查需要关注晶体管的连接关系、电阻和电容的匹配、电源和地的网络连通性等。在多项目晶圆（Multi-Project Wafer，MPW）流程中，LVS 问题往往是导致芯片功能失效的主要原因之一。常见的 LVS 问题包括器件尺寸不匹配、端口连接错误、浮空网络等。OpenROAD 流程中使用 Magic 进行 LVS 检查，检查结果应该完全通过，任何不匹配都需要定位原因并修复。
物理验证的完整流程应该包括 DRC、LVS 和 ERC（Electrical Rule Check）三项检查。ERC 检查验证版图中是否存在潜在的电气问题，如静电放电风险、开路和短路检测等。虽然 ERC 的优先级低于 DRC 和 LVS，但在某些工艺节点中，ERC 问题同样可能导致芯片可靠性下降。在流片前两周的检查中，建议将 ERC 作为附加检查项，确保没有遗漏的电气问题。
Sign-off 流程的关键节点
Sign-off 是流片前的最终确认流程，涵盖时序、物理、功耗和可靠性等多个维度。完整的 sign-off 需要在所有工艺角（Process Corner）下都满足要求，包括典型角（Typical）、最快速角（Fast）、最慢速角（Slow）以及它们的电压和温度变体。在开源工具链中，OpenLane 支持多角时序分析，通过配置不同的工艺角参数可以生成完整的时序 sign-off 报告。流片前两周应该完成所有关键工艺角的时序验证，并确认在最坏角下 WNS 仍然满足要求。
功耗 sign-off 是容易被忽视但同样重要的环节。动态功耗和静态功耗都需要在目标预算范围内。动态功耗与工作频率和开关 activity 相关，静态功耗主要来自漏电流。在电池供电的芯片中，静态功耗的控制尤为关键。功耗分析需要考虑最坏情况下的功耗预算，包括最高工作频率、最高环境温度和最差工艺角。OpenROAD 流程中集成了功耗分析工具，可以生成详细的功耗分布报告，帮助识别功耗热点并进行针对性优化。
信号完整性分析是深亚微米工艺下的必要检查项。串扰（Crosstalk）可能导致信号延迟变化或毛刺，影响时序的正确性；电源网络完整性（Power Integrity）问题可能导致局部电压降过大，影响器件的正常工作。在流片前两周，建议对关键的时钟网络和高速信号进行串扰分析，确保串扰导致的时序变化在可接受范围内。电源网络的电压降分析需要验证在最坏情况下的 IR drop 是否超过设计裕度。
实验性 shuttle 的 sign-off 需要特别谨慎。由于工艺和工具链可能存在不确定性，建议与 shuttle 组织方确认 sign-off 的具体要求和验收标准。部分实验性 shuttle 可能接受一定程度的 DRC 违例或时序裕度不足，但需要明确这些妥协的潜在风险。流片前的最终决策应该有清晰的文档记录，包括已知的风险点、采取的缓解措施和备选方案。
工程检查的执行策略
流片前两周的检查工作需要有明确的优先级和时间安排。建议将两周时间划分为三个阶段：第一阶段用于完成时序收敛的最终确认和 DRC 违例的修复；第二阶段进行 LVS 验证和功耗分析；第三阶段执行完整的 sign-off 检查并处理遗留问题。每个阶段都应该设置明确的完成标准和退出条件，避免在某个问题上过度投入时间而影响整体进度。
检查清单的自动化执行可以显著提高效率。在 OpenROAD 和 LibreLane 流程中，大部分检查项可以通过脚本自动运行，并生成结构化的报告。建议在流片前建立完整的自动化检查流程，包括时序报告解析、DRC 违例统计、LVS 通过率统计等。自动化的检查流程不仅节省人工时间，还能减少人为遗漏的风险。对于发现的问题，应该建立跟踪机制，确保每个问题都有明确的负责人、解决方案和完成时间。
降级策略和备选方案是流片前必须准备的内容。即使经过充分的检查，仍然可能存在无法在 deadline 前完全解决的问题。此时需要有明确的降级策略，包括降低目标频率、禁用部分功能、接受部分时序裕度不足等。降级策略的制定需要综合考虑芯片的应用场景、功能优先级和市场时机。在某些情况下，按时流片比完美的设计更为重要，因为延迟流片可能导致错过市场窗口或增加项目成本。
资料来源：OpenROAD 项目文档、LibreLane 流程指南、Tiny Tapeout 实验性 shuttle 实践经验。