引言：倒计时两周的极限挑战
硅设计领域有一条不成文的铁律：任何项目的最后两周都会演变成一场与时间的殊死搏斗。Julia Desmazes 在其博客中记录了一次极具代表性的实战案例 —— 作为 Tiny Tapeout 实验 shuttle 的一部分，她需要在仅有十天有效工作时间内完成一颗包含 2×2 脉动阵列矩阵乘法加速器与完整 JTAG 调试基础设施的 ASIC 设计，并成功流片。
这个项目的特殊之处不仅在于时间压榨到了极致，更在于其设计目标的双重性：脉动阵列本身是作为测试载体存在的被测设计（Design Under Test），而 JTAG 调试基础设施才是作者期望在后续所有流片中复用的核心 IP。这种「调试基础设施优先、被测设计其次」的设计哲学，在资源受限的实验 shuttle 环境中尤为值得关注。
本文将从特征集管理、自动化流利用、验证策略规划、多时钟域设计实现四个维度，深度拆解这套十日冲刺方法论中的工程决策逻辑，为面临类似时间压力的独立硅设计者提供可复用的参数清单与决策框架。
特征集裁剪：最小可行产品的工程边界
资源约束下的功能优先级判定
在十天极限窗口内，特征集管理决定了项目的成败走向。作者在博客中明确承认，原定的两周时间实际被压缩到了十天 —— 前四天用于「从上一次流片的疲惫中恢复」以及「确定技术方向」（即混合了拖延与技术探索的决策过程）。这种坦诚的时间分配自省，恰恰是独立设计者需要建立的第一层认知框架：在任何倒计时开始之前，必须首先诚实地评估可用工期的实际净值。
Tiny Tapeout 实验 shuttle 对设计者施加了严格的物理约束，这些约束直接决定了特征集的上限边界。首先是引脚资源的硬性限制：八输入引脚、八输出引脚、八可配置 I/O 引脚，这意味著任何并行总线架构都必须在这 24 条物理线路上完成数据吞吐。其次是时钟频率的不确定性 —— 与已充分表征的 Skywater 130nm 公有 shuttle 不同，GlobalFoundries 180nm 实验 shuttle 的引脚开关频率尚未被 Tiny Tapeout 团队完整标定，因此作者保守地假设了 50MHz 的可持续切换频率，并以此为基准进行路径时序约束的设定。
在 SRAM 集成方面，虽然 GF180nm PDK 包含了经验证的 SRAM 宏单元，但实验 shuttle 的流程最初并未对其提供开箱即用的支持。更关键的是，该实验 shuttle 未能提供项目级电源门控功能，这意味着如果集成 SRAM 宏，其功耗状态将无法被独立控制。社区在评估后一致决定等待后续提供每项目宏电源门控的 shuttle 版本，这一决策直接导致所有实验 shuttle 参与者在该轮次中无法使用 SRAM。作者被迫采用了原地权重存储方案 —— 每个计算单元内部直接保存 8 位权重值，而非从外部 SRAM 加载。
脉动阵列的规模决策逻辑
2×2 脉动阵列的规模选择体现了多目标约束下的权衡艺术。从计算效率角度而言，脉动阵列的核心价值在于其极高的计算与内存操作比率 —— 数据在阵列内部直接 recirculate 复用，避免了反复的 SRAM/DRAM 访问开销。文献表明，即使是采用能耗最昂贵的 64 位浮点乘加操作，在 45nm 节点、0.9V 供电条件下，也需要 64×64 以上的阵列规模才能使计算能耗开始超过 DRAM 读操作的能耗。
然而，作者并未追求更大的阵列规模。约束来自两个层面：其一是社区利他主义 —— 每个项目占用的芯片面积都直接减少了其他设计者可用空间，2×2 阵列已经能够满足 JTAG 被测设计的功能验证需求；其二是验证复杂度 —— 脉动阵列的深度链式结构意味着内部状态的可观测性随规模增长呈指数级下降，在缺乏 SRAM 的情况下，大型阵列的中间结果将难以捕获和调试。
作者选择的 Booth Radix-4 乘法器配合 Wallace 树架构，是一个在 PPA（功耗、性能、面积）维度上均衡的经典选择。她在文中引用了「Rental White」Interior Design 的类比 —— 这不是什么突破性的新型乘法器，而是一个「足够好」的稳健方案。实测数据也支撑了这一判断：最坏情况负 slack（WNS）为正 2ns，面积占用「舒适」（comfortable），表明该乘法器在 GF180nm 工艺节点上具有充足的裕度。
LibreLane/OpenROAD 自动化流的实战价值
自动化流作为时间倍增器
作者在博客中直言不讳地指出：这个项目能够成功的关键，并非设计师的能力，而是 LibreLane/OpenROAD 自动化流的质量。OpenROAD 项目从一开始就被设计为「无人类干预循环」（no-human-in-the-loop）的 24 小时或更短设计周转流程，而 LibreLane 作为流程的总协调器，将 OpenROAD、Yosys、ABC、Magic 等开源工具整合为一条端到端的自动化管道。
这一技术选判的现实意义在于：对于独立设计者而言，自动化流的质量直接决定了有限人力能够覆盖的设计深度上限。作者描述了她在 FPGA 仿真流程上的投入 —— 一条单一命令即可完成从 RTL 到 Vivado 工程的创建、约束文件读取、ILA 核插入、综合、实现、位流生成的完整链条。这种对重复性劳动的自动化投资，在任何中长期硅设计项目中都会产生指数级的回报。
从时间维度分析，自动化流将人工干预从每个设计迭代循环中解放出来。在传统的定制化流程中，设计者需要在综合、布局布线、时序分析的每一步手动调整参数、检查报告、修复违例。而 LibreLane/OpenROAD 的自动化程度使得「从 Verilog 到 GDSII」可以一键完成，设计者只需在流程结束后解读报告、识别瓶颈、调整 RTL 或约束，然后启动下一轮迭代。这种人机协作模式将设计者的认知资源集中于架构决策和根本性问题的解决，而非陷入繁琐的流程操作。
时序收敛的参数化策略
尽管自动化流承担了大部分执行工作，时序收敛仍然是设计者需要深度介入的关键环节。从 LibreLane 文档中提取的时序闭合最佳实践表明，多周期路径（Multi-Cycle Path）的正确设置是处理跨时钟域和复杂控制逻辑的首选策略。
对于建立时间检查，多周期路径的典型配置是将 setup 参数设置为目标周期数，这意味着 launch 触发器到 capture 触发器之间的路径获得了多个时钟周期的容忍度。对于保持时间检查，通常设置为 1，以确保数据在 capture 边沿之前不会被新数据覆盖。在 SDC 约束格式中，这一配置表现为：
set_multicycle_path -setup 2 -from [get_pins launch_ff/Q] -to [get_pins capture_ff/D]
set_multicycle_path -hold 1 -from [get_pins launch_ff/Q] -to [get_pins capture_ff/D]
在作者的设计中，时序收敛的核心挑战来自双时钟域架构：主处理时钟（clk）与 JTAG 测试时钟（TCK）异步运行。LibreLane 官方 SDC 模板仅支持单时钟端口，作者不得不在此基础上进行扩展，为 JTAG 时钟单独设置约束参数。关键修改包括：引入自定义环境变量 JTAG_CLOCK_PERIOD 设定 TCK 周期（500ns，对应 2MHz），分别为主时钟和 JTAG 时钟设置独立的 create_clock 指令，并为两个时钟域设置 set_clock_groups -asynchronous 以明确它们之间的异步关系。
压缩时间线下的验证策略
分层验证的优先级排序
在十天的极限窗口内，验证策略的优先级排序直接决定了设计能否在交付前发现关键缺陷。作者采用了分层验证架构，从仿真到 FPGA 仿真再到硬件调试，各层承担不同的验证职责。
仿真层使用 Cocotb 作为抽象层，可以灵活切换不同的仿真器后端。Icarus Verilog（iverilog）用于 RTL 功能验证阶段的快速迭代，而 CVC 则用于实现后的时序标注网表验证。这种双仿真器策略的工程意义在于：iverilog 的低开销适合高频次的 RTL 修改验证，而 CVC 的更高精度则用于 signoff 前的最终确认。
验证向量的生成策略体现了对测试覆盖率的务实追求。作者大量使用随机化 —— 不仅随机输入数据值和权重值，还随机数据通过并行总线馈入加速器的时序。这种随机化方法相比定向测试更能揭示角落案例（corner case），尤其是时序相关的亚稳态问题和握手协议缺陷。随机化验证的典型参数空间包括：输入数据范围（-128 至 127 的 8 位有符号整数）、权重值分布、数据到达间隔（从连续时钟到跨多个周期的任意延迟）。
FPGA 仿真与 OpenOCD 协同验证
FPGA 仿真（emulation）在该项目中承担了桥梁角色 —— 它不仅是 RTL 正确性的进一步验证，更是 JTAG 协议实现与真实调试工具链对接的关键环节。作者利用已有的 FPGA 比特流生成流程，将设计移植到 FPGA 上进行硬件级验证。
JTAG 协议的验证面临一个特殊挑战：IEEE 1149.1 规范文档被置于付费墙之后，作者无法直接获取官方规范。这一限制反而催生了一种「由支持驱动」（Designed By Support）的验证方法论 —— 通过 OpenOCD 与目标设计的交互来反向推导 JTAG 协议的正确行为。每当 OpenOCD 报错，设计者就假设是自己的实现存在问题，然后进行针对性修复。
这种方法的可行性建立在 OpenOCD 高度可扩展的 TCL 脚本接口之上。作者复用了他在阿里巴巴 FPGA 项目中积累的 OpenOCD 定制经验，编写了针对自定义 JTAG 指令的脚本。验证日志显示，J-Link 调试器成功识别了目标设备的 TAP ID：0x1beef0d7（制造商码 0x06b 恰好与 Nvidia 的厂商码重合，这一「意外」被作者幽默地描述为「拥有梦想」）。
双时钟域 JTAG 设计的实现要点
跨时钟域的物理实现挑战
JTAG 子系统的双时钟域架构是该设计最具工程复杂性的部分。主处理逻辑运行在用户定义的时钟域（clk），而 JTAG 协议逻辑运行在从外部调试探头输入的 TCK 时钟域。TCK 时钟不仅驱动 JTAG 状态机和指令解码器，还需要访问脉动阵列内部计算单元的寄存器以实现 USER_REG 自定义指令。
这种架构对物理实现提出了特殊要求。SDC 约束文件需要分别处理两个时钟域的 IO 延迟约束，并为每个时钟域设置独立的输入 / 输出延迟值。从 LibreLane 官方 SDC 模板派生的修改版本中，关键行包括：
create_clock {*}$port_args -name $clock_port -period $::env(CLOCK_PERIOD)
create_clock {*}$jtag_port_args -name $jtag_clock_port -period $::env(JTAG_CLOCK_PERIOD)
set_input_delay $input_delay_value -clock $clocks $all_inputs_wo_clk_rst
set_output_delay $output_delay_value -clock $clocks [all_outputs]
set jtag_input_delay_value [expr $::env(JTAG_CLOCK_PERIOD) * $::env(IO_DELAY_CONSTRAINT) / 100]
set jtag_output_delay_value [expr $::env(JTAG_CLOCK_PERIOD) * $::env(IO_DELAY_CONSTRAINT) / 100]
物理实现层面，时钟树综合必须为两个时钟域分别生成独立的时钟树。从作者提供的时钟树可视化图中可以看到，clk 时钟树呈现相对紧凑的局部分布，而 TCK 时钟树则向整个芯片的逻辑区域扩散，因为 JTAG 逻辑需要访问分布在各处的计算单元寄存器。
JTAG 自定义指令的设计动机
USER_REG 自定义指令的设计反映了作者对未来可调试性的前瞻性考量。脉动阵列的递归数据流结构意味着中间计算结果被深度嵌入在阵列的物理位置中，外部只能观察到输入端口和输出端口的结果。对于小规模 2×2 阵列，这种信息缺失尚可容忍；但当阵列规模扩展到 256×256 甚至更大时，内部状态的可观测性将成为调试的主要瓶颈。
USER_REG 指令允许调试器通过 JTAG 扫描链直接读取任意计算单元内部寄存器的当前值，提供了传统边界扫描无法实现的内部可视性。这一设计的验证在 FPGA 仿真阶段完成 ——OpenOCD 通过 TCL 脚本配置后，能够成功发起 USER_REG 指令并读取目标寄存器值，证明跨时钟域的寄存器访问路径是正确的。
工程决策清单与可复用参数
基于上述分析，以下参数和决策点可供面临类似时间压力的独立设计者参考：
在特征集管理维度，当可用时间压缩至原计划的 50% 以下时，应立即启动特征集重评估。2×2 脉动阵列相比更大规模阵列，在功能验证完整性和调试可观测性之间取得了平衡点。对于 I/O 受限环境，保守假设 50MHz 引脚切换频率是合理的起始点，后续可根据流程报告调整。
在自动化流配置维度，投资于单一命令的端到端流程构建是时间倍率最高的选择。FPGA 比特流生成流程应包含 ILA 核自动插入和调试信号自动连接功能。对于 LibreLane/OpenROAD 用户，双时钟域设计需要在官方 SDC 模板基础上手动扩展，核心修改点是 create_clock、set_input_delay、set_output_delay 以及 set_clock_groups 的双实例配置。
在验证策略维度，仿真层应配置双仿真器策略：iverilog 用于高频 RTL 迭代，CVC 用于时序标注验证。验证向量应包含随机化输入值和随机化时序延迟，以覆盖角落案例。FPGA 仿真阶段应尽早集成真实调试工具链（OpenOCD），而非依赖纯仿真验证。
在多时钟域设计维度，跨时钟域约束应明确设置 set_clock_groups -asynchronous 以避免工具假设虚假的相关性。时序报告应分别检查每个时钟域的 WNS/TNS，避免单一时钟域的收敛掩盖另一时钟域的问题。JTAG 等调试协议的实现验证可通过「由支持驱动」方法进行，利用 OpenOCD 等工具的报错反馈来定位协议实现偏差。
结语：从实验 shuttle 到独立流片
这篇博客记录的不仅是一次成功的极限压缩时间流片，更是一套可复用的独立硅设计方法论。作者在结语中明确表达了她的长期目标：最终实现完全独立的流片，不再依赖 Tiny Tapeout 或任何 shuttle 项目。为此，她正在利用 shuttle 项目作为「安全 harness」，逐步掌握目前被 Tiny Tapeout 抽象屏蔽的底层技能。
这套方法论的核心洞见在于：在极端时间约束下，自动化流的质量和验证策略的优先级排序比微观的 RTL 技巧更为关键。一个设计能否按时完成，往往在特征集确定的那一刻就已经被决定；而能否正确完成，则取决于验证的分层覆盖是否完整。双时钟域 JTAG 设计的实现则提醒我们，调试基础设施本身也需要被验证 —— 当芯片回片后成为「一块昂贵的砖」时，能够依赖的只有那些在流片前就已经被充分验证的调试手段。
资料来源：https://essenceia.github.io/projects/two_weeks_until_tapeout/