随着半导体工艺逼近物理极限，小芯片（Chiplets）技术已成为延续摩尔定律的关键路径。通过将大型单芯片拆分为多个功能化的小芯片，并在封装层面进行异构集成，这一范式既能提升制造良率，又能实现 “混合搭配” 的灵活系统架构。然而，当小芯片间的互连从理想的片上环境延伸到封装基板、中介层和凸块等异质介质时，一系列紧密耦合的物理层挑战便浮出水面。信号完整性（SI）、电源传输网络（PDN）设计与热管理不再是独立的设计领域，而是构成了一个必须协同优化的 “铁三角”。本文将深入剖析这三者之间的工程权衡，并提供一套可落地的协同设计参数与检查清单，旨在为构建高可靠、可制造的小芯片系统提供实践指引。
信号完整性：穿越异质介质的比特之旅
在小芯片系统中，高速 die-to-die（D2D）互连（如遵循 UCIe 标准或专有 PHY）的信号路径异常复杂。信号需要穿越芯片凸块（bump）、再分布层（RDL）、硅中介层（在 2.5D 封装中）以及有机封装基板，最后到达相邻芯片的接收端。这一旅程引入了多重信号完整性挑战。
核心挑战与量化参数：
- 阻抗不连续与反射：信号在硅（~50Ω）、中介层和封装基板（阻抗各异）之间穿行时，阻抗失配会导致反射，劣化信号质量。设计时需将阻抗变化控制在 ±10% 以内，并通过时域反射计（TDR）仿真进行验证。
- 高频插入损耗：相较于片上互连，穿越封装介质的路径更长、损耗更高。在数据速率超过 32 Gb/s 时，插入损耗可能超过 - 20 dB，必须通过发送端预加重（Pre-emphasis）和接收端连续时间线性均衡（CTLE）与判决反馈均衡（DFE）进行补偿。均衡器的抽头系数与增益需要根据通道的 S 参数模型进行协同优化。
- 密集凸块阵列下的串扰：为实现高带宽，D2D 互连采用微凸块（微米级间距）和高通道数。这导致相邻信号线间的电容与电感耦合加剧，产生近端与远端串扰。设计规则要求对关键高速链路（如时钟、高优先级数据通道）实施 “一带二” 的接地屏蔽策略，即每两根信号线之间布置一根接地凸块，并将串扰噪声预算限制在眼图高度的 15% 以下。
- 同步开关噪声（SSN）：当大量数据通道同时翻转时，会在共同的电源 / 地网络中注入噪声，通过电源路径耦合到其他通道，表现为额外的抖动。缓解 SSN 需要在封装和中介层层面提供低电感回路，并将电源地凸块对的比例提升至总凸块数的 30%-40%。
可落地设计清单：
- 通道建模：提取包含芯片 IO、凸块、RDL、中介层和封装基板的完整通道 S 参数模型（至 Nyquist 频率的 3 倍以上）。
- 均衡策略定义：根据通道损耗曲线，确定 TX 预加重（3-tap）、RX CTLE 峰值频率与 DFE 抽头数（5-tap 以上）。
- 串扰预算分配：在布线前，为不同通道组（如内存访问、控制、高速数据）分配具体的串扰噪声预算。
- SSN 仿真：进行带电源网络的瞬态仿真，模拟最坏情况下的码型（如 1010 与 0101 交替），确保 SSN 引起的抖动小于 UI 的 5%。
电源传输网络：在多域约束下输送洁净能量
小芯片架构的电源传输面临 “僧多粥少” 的困境。有限的凸块资源必须在信号、电源和地之间进行分配，而多个异质小芯片（CPU、AI 加速器、IO、内存）往往要求独立且动态范围各异的电压域，这使得 PDN 设计异常复杂。
核心挑战与量化参数：
- 凸块资源争夺：高带宽需求消耗了大量凸块用于信号传输，挤压了电源和地线的空间。这直接导致 PDN 的直流 IR 压降增加和交流阻抗（Z 目标）升高。目标是在最大负载电流下，任何小芯片电源节点的 IR 压降不超过标称电压的 3%。
- 多域耦合与噪声传递：共享的电源 / 地平面对不同芯片域之间形成了耦合路径。一个芯片（如高动态的 AI 加速器）的负载瞬变（dI/dt）产生的噪声，会通过共享平面干扰另一个对噪声敏感的芯片（如射频或高精度 ADC）。设计上需要对 “嘈杂” 域与 “安静” 域进行平面分割，并通过磁珠或片上稳压器（LDO）进行隔离，确保耦合噪声低于敏感芯片电源噪声预算的 20%。
- PDN 共振：封装平面、中介层以及离散去耦电容构成一个复杂的无源网络，在特定频率（通常在 10MHz-500MHz 范围内）会产生谐振。若谐振点与芯片电流谱的主要频率分量重合，将引发灾难性的电压波动。必须通过频域阻抗分析，确保从芯片端看进去的 PDN 阻抗在直流至芯片开关频率范围内（如 1GHz）均低于目标阻抗（Z 目标），并利用不同位置（片上 MIM 电容、中介层深沟槽电容、封装 SMT 电容）的去耦电容来阻尼谐振峰。
可落地设计清单：
- 凸点图协同优化：与 SI 团队共同制定凸点图（Bump Map），在满足信号布线要求的同时，确保每个电压域有足够且分布均匀的电源 / 地凸点对。
- 分层去耦策略：定义三级去耦网络：片上电容（针对 > 100MHz）、中介层 / 封装内埋电容（1MHz-100MHz）、封装表面贴装电容（<1MHz）。
- 目标阻抗曲线：为每个电压域计算从直流到最大关注频率（f_max）的 Z 目标曲线，并通过仿真验证实际 PDN 阻抗低于该曲线。
- 跨域隔离验证：对共享平面的设计进行噪声注入仿真，验证隔离措施的有效性。
热管理：热量不均与性能的博弈
异构集成将不同功耗密度的小芯片紧密排列或堆叠，必然产生不均匀的热分布。热点（Hot Spot）和巨大的横向温度梯度不仅威胁器件可靠性（加速电迁移、热机械应力），还会动态改变晶体管的迁移率和互连电阻，从而反噬信号完整性与电源传输性能。
核心挑战与量化参数：
- 热点与梯度限制：计算密集型小芯片（如 AI 加速器）的结温（Tj）可能比低速 IO 芯片高 40°C 以上。过大的横向梯度（>20°C/mm）会导致封装基板或中介层因热膨胀系数（CTE）不匹配而产生翘曲，影响凸块连接的机械可靠性。设计目标是将任何小芯片的结温控制在工艺允许的最大值（如 125°C）以下，并将芯片间的最大温差限制在 30°C 以内。
- 2.5D/3D 集成的散热瓶颈：在 3D 堆叠中，下层芯片产生的热量必须穿过上层芯片才能到达散热盖；在 2.5D 并排结构中，热量通过热导率相对较低的硅中介层横向传导。这显著增加了热阻。需要对从结到外壳（Θ_jc）和结到环境（Θ_ja）的热阻进行精细建模，并可能要求采用高性能导热界面材料（TIM，导热系数 > 5 W/mK）和均热板（Vapor Chamber）等强化散热手段。
- 热 - 电耦合效应：温度每升高 10°C，铜互连的电阻约增加 4%。这意味着热点区域的 PDN IR 压降和信号路径的插入损耗会进一步恶化。必须进行热 - 电协同仿真，在预计的最高结温下重新签核 SI 和 PI，确保留有足够的时序与噪声裕量。
可落地设计清单：
- 热感知的布图规划：在封装设计初期，利用功耗模型进行热仿真，将高功耗芯片置于更靠近散热盖或封装边缘的位置，避免高功耗芯片垂直堆叠。
- 散热路径设计：指定散热盖材料（如铜）、厚度、TIM 类型与厚度，并计算预期的 Θ_jc。
- 动态热管理策略：定义芯片级别的动态电压频率缩放（DVFS）触发温度阈值，以及系统级别的、跨芯片的工作负载迁移策略，以主动压制热点。
- 热电耦合签核：在典型和高温两种工况下，分别进行 SI/PI 仿真，确保在所有温度下均满足性能指标。
协同设计：从割裂到统一的工程方法
小芯片系统的成功，关键在于打破 SI、PDN 和热管理之间的设计壁垒，转向一个统一的协同设计流程。这并非简单的迭代，而是需要从系统架构阶段就开始的紧密互动。
协同设计流程框架：
- 系统级预算制定：在架构定义时，就为 D2D 链路设定带宽、误码率（BER）目标（如 1E-15），为各电压域设定电源噪声预算（如 ±3%），并为整个模块设定结温和梯度上限。这些预算是后续所有设计的 “宪法”。
- 凸点图与堆叠的联合迭代：这是一个核心的权衡环节。SI 工程师需要更多信号凸点以实现宽并行或高速度；PI 工程师需要更多电源凸点以降低阻抗；热工程师则需要考虑凸点阵列对热传导路径的影响。三方需基于系统预算，通过快速建模工具，迭代出在信号带宽、PDN 阻抗和热阻三者间达到最优平衡的凸点分布与封装堆叠方案。
- 多物理场联合仿真与签核：在详细设计阶段，需要使用能够耦合电气与热效应的仿真平台。流程包括：
- a. 输入芯片的功耗曲线（随时间变化）和封装的热模型，进行瞬态热仿真，得到芯片的温度分布图（随时间变化）。
- b. 将温度分布图映射到电气模型上，更新互连电阻、晶体管特性等参数。
- c. 在此温度条件下，进行包含电源网络的通道瞬态仿真，得到眼图和抖动结果。
- d. 验证在最高温度和最坏功耗场景下，眼图、抖动、电源噪声等指标是否仍满足系统预算。若不满足，则返回修改设计（如调整均衡、增加去耦、优化散热）。
结论：迈向可制造的异构集成未来
小芯片技术将系统设计的复杂度从芯片内部转移到了封装互连层面，使得信号完整性、电源传输和热管理这三个传统上相对独立的问题深度纠缠在一起。任何单方面的优化都可能以牺牲另外两方面为代价。因此，成功的钥匙在于 “协同”—— 协同的预算制定、协同的物理设计迭代，以及最终协同的多物理场签核。
对于设计团队而言，这意味着需要建立跨学科的合作机制，并投资于能够进行 SI/PI/ 热耦合分析的先进 EDA 工具流。对于制造和封装伙伴而言，则需要提供更精确的、可参数化的中介层、基板和散热模型。只有通过这种贯穿产业链的协同工程努力，小芯片所承诺的开放、混合搭配的异构集成愿景，才能从蓝图走向可大规模制造的现实。
资料来源
- EE Journal. “Chiplets Get Physical: The Days of Mix-and-Match Silicon Draw Nigh.” (2026).
- Semiconductor Engineering & Interference Technology. Articles on signal integrity, power delivery, and thermal challenges in chiplet designs. (2025-2026).