在传统认知中，GPU 擅长并行计算，CPU 擅长串行逻辑控制。当我们尝试将整个 CPU 运行环境迁移到 GPU 上时，会面临指令翻译、状态维护、并行执行等一系列工程挑战。nCPU 项目提供了一个极具启发性的实验案例：它不仅在 GPU 上完整模拟了 ARM64 处理器，还将所有算术逻辑单元替换为训练好的神经网络。本文将深入剖析其工程实现细节，为硬件级 GPU/CPU 模拟提供可复用的设计思路。
核心架构：GPU 原生还是模拟器
理解 nCPU 的第一步是澄清一个常见误解：它不是传统意义上的模拟器借助 GPU 加速，而是彻头彻尾的 GPU 原生程序。在常规模拟器方案中，宿主机的 CPU 负责解释 guest 指令，每次内存访问都需要跨 PCI-e 总线进行数据传输。这种架构下，即使模拟层做了大量批处理优化，CPU-GPU 通信开销仍然占据主导地位。nCPU 的设计哲学是将整个处理器状态永远驻留在 GPU 内存中：31 个 64 位通用寄存器、标志位（N/Z/C/V）、程序计数器、以及整个字节可寻址内存空间，全部声明为 PyTorch 的 GPU 张量。指令的取指、译码、执行、写回整个流水线都发生在 GPU 设备上，宿主 CPU 仅仅负责启动和结果回收。
这种架构的关键指标是模型加载时间与每周期执行延迟。根据项目基准测试数据，在 Apple Silicon M 系列芯片的 MPS 后端上，全部 23 个模型（总计约 135 MB）的加载耗时为 60 毫秒，而程序执行速度约为每周期 136 至 262 微秒，折合每秒约 4,975 条指令。这个数字与当前高端 GPU 的理论算力相比仍有差距，但考虑到每个 ALU 操作都经过了神经网络推理，这个性能已经相当可观。
指令映射：从文本汇编到 ARM64 二进制
nCPU 支持两套指令集接口，分别面向不同层次的模拟需求。第一套是基于文本的简易汇编器，支持 MOV、ADD、SUB、MUL、DIV、AND、OR、XOR、SHL、SHR、INC、DEC、CMP、JMP、JZ、JNZ、JS、JNS、HALT 等指令。这套文本格式的优势在于调试友好、学习曲线平缓，适合快速原型验证。项目自带的示例程序（如 fibonacci.asm、sum_1_to_10.asm）均采用此格式。
第二套是完整的 ARM64 二进制接口，能够直接加载和执行真实的 64 位 ARM 可执行文件。这意味着开发者可以使用标准的交叉编译工具链（如 aarch64-linux-gnu-gcc）生成目标二进制，然后直接在 nCPU 上运行。这种能力的工程价值在于：不需要对现有软件生态做任何修改，就可以将 ARM64 程序无差别地运行在 GPU 模拟层之上。实现这一能力的关键在于指令译码模块 —— 它必须准确识别 32 位 ARM64 指令的各个字段（opcode、rd、rn、rm、imm 等），并将每条指令映射到对应的神经 ALU 单元。
从工程实现角度看，指令映射层需要特别关注三个问题：首先是译码正确性，ARM64 指令编码非常紧凑，一个位的错误都会导致完全不同的指令语义；其次是分支目标计算，由于程序计数器也是 GPU 张量，条件跳转需要在张量层面完成比较和目标地址选择；最后是指令流连续性，GPU 的单指令流多数据流架构天然适合并行处理大量数据，但在处理控制流分支时需要引入显式的条件掩码机制。
内存模型：字节可寻址的张量布局
nCPU 的内存模型采用平坦的字节可寻址结构，底层实现为 torch.uint8 类型的 GPU 张量。与传统 CPU 模拟器将 guest 物理内存映射到宿主虚拟内存不同，这里的内存完全是模拟层面的抽象。所有内存访问操作（读、写、取指）都通过张量索引完成，不需要任何宿主端参与。
这种设计带来的一个显著优势是内存操作的批量处理能力。当需要一次性读取多个连续字节时，GPU 的向量化内存访问可以在单次内核调用中完成整个数据块的搬运。例如，一个 64 位寄存器的加载操作实际上是一次 8 字节的连续张量切片，GPU 硬件会将这些访存请求合并为最少数量的内存事务。
然而，字节级粒度也带来了边界处理的问题。在实现像 LOAD 和 STORE 这样的多字节指令时，必须显式处理跨字节边界的情况。项目采用的方法是每次访问都进行完整的字节掩码计算，确保即使在未对齐的地址上也能得到正确结果。这种做法的代价是增加了一些计算开销，但换取了实现的简洁性和正确性保证。
从监控角度，内存模型的关键指标包括每周期平均访存次数、张量分配增长率、以及 GPU 显存占用峰值。在实际部署中，建议对显存使用量设置硬性上限报警（建议阈值为单次运行分配量的 80%），防止模拟大程序时发生显存溢出。
神经 ALU：训练模型替代硬编码算术
nCPU 最具创新性的设计是将传统 CPU 中由组合逻辑实现的算术逻辑单元替换为训练好的神经网络模型。每个运算操作都对应一个独立的 PyTorch 模型文件，在执行时通过前向传播得到计算结果。这种做法初看之下似乎只是为了概念验证，但深入分析后会发现其工程意义远超于此。
以加法运算为例，nCPU 实现了 Kogge-Stone 进位前瞻加法器（Carry-Lookahead Adder），但与传统硬件实现不同，这里的每个全加器门电路都是由一个微小的神经网络替代。具体做法是先通过 8 次并行前缀进位计算得到每一位的进位输入，然后再通过全加器网络得到最终的求和结果。整个过程在 GPU 上通过 8 次顺序执行的神经推理完成，每次推理处理一层的进位生成与传播。测试数据显示，这种神经 CLA 加法器在 64 位操作上达到了 100% 的整数准确率，平均延迟约为 248 微秒。
乘法运算的设计则更加颠覆常识。传统 CPU 中乘法器的实现复杂度远高于加法器，通常需要多级压缩树和最终求和。nCPU 反其道而行之，利用一个 256×256 的字节对查找表（Byte-Pair LUT）来实现乘法功能。这个查找表本质上是一个三维张量（256×256×16，用于处理 64 位操作数的 4 个字节对），其存储的是所有可能的字节相乘结果。当执行乘法指令时，CPU 只需根据操作数的各个字节对直接索引查表，然后将四个部分积相加即可。由于查找操作在 GPU 上可以通过单次 gather 批量完成，乘法运算的平均延迟仅为 21 微秒 —— 比加法快了约 12 倍。这种性能倒挂现象与传统 CPU 的设计完全相反，其根本原因在于查找表的访问是 O (1) 并行的，而 CLA 仍然需要 O (log n) 级别的顺序阶段。
位运算（AND、OR、XOR）采用神经真值表的方式实现。对于每一种位运算，项目训练了一个小型网络来模拟四输入真值表的全部 16 种组合。这些网络的参数量极小（约几百个参数），推理速度极快，在基准测试中均能达到 21 微秒的延迟，与乘法器持平。
移位操作（SHL、SHR）使用注意力机制的比特路由网络实现。传统的桶形移位器需要复杂的路由逻辑，而在神经实现中，项目的方案是将每个输出比特位置视为一个注意力查询，根据移位量将输入比特恰当地路由到目标位置。基准测试显示，这种注意力路由方式需要 3 次批量传递，总延迟约 434 微秒。相比之下，如果使用 64 次顺序传递（模拟简单的逐比特移位），延迟将高达 2,833 微秒，向量化批量处理带来了约 6.5 倍的性能提升。
并行执行策略：单线程模拟与批量推理的平衡
虽然 nCPU 模拟的是一个单线程 CPU，但项目充分利用了 GPU 的并行能力来实现高效的指令执行。这里的核心策略是将时间维度上的多个指令周期映射为 GPU 空间维度上的批量处理。具体来说，虽然程序计数器每次只指向一条指令，但神经 ALU 的前向传播可以在同一个 GPU 内核调用中处理多个并行的数据流。
项目文档中提到了两种执行模式的切换。默认的 Neural Mode 会将所有 ALU 操作路由到对应的神经网络模型进行推理，这种模式下程序运行最慢但实现了全神经化设计。Fast Mode 则跳过神经网络层，直接使用 PyTorch 的原生张量运算（torch.add、torch.mul 等），这种模式下的性能可以达到约 1.35M IPS（每秒百万条指令），前提是批量大小设置为 32,768。
这种双模式设计体现了工程实现中的实用主义：Neural Mode 证明了神经网络可以完整替代传统算术逻辑单元，适合研究目的和概念验证；Fast Mode 则提供了接近原生 GPU 性能的执行效率，适合需要快速迭代的开发阶段。DOOM 光线投射演示清晰地展示了两种模式的差距：neural 模式约为 2.5 fps，而 fast 模式可以达到约 5,000 fps—— 约 2,000 倍的性能差异。
从生产级部署的角度看，建议采用分级策略：新程序在 Neural Mode 下完整验证正确性（依赖项目自带的 347 个测试用例覆盖），确认所有神经算术输出与预期一致后，切换到 Fast Mode 进行正式运行。这种做法既保证了正确性验证的严格性，又保留了生产环境的高性能。
实际落地的工程参数
基于 nCPU 的实现经验，以下参数可供类似项目参考。模型加载阶段建议监控总耗时，目标应控制在 100 毫秒以内；神经模式下的单指令周期延迟建议以 300 微秒为基准线（考虑 ADD 运算的典型开销），超过 500 微秒可能意味着 GPU 算力不足或内存带宽瓶颈；批量大小建议从 1,024 开始逐步调优，过大的批量会显著增加首次推理的延迟。监控层面应关注 GPU 显存占用、每周期平均指令数、以及神经网络推理的峰值延迟分布。
nCPU 项目展示了一条不同于传统模拟器的硬件加速路径：通过将整个 CPU 状态张量化、算术逻辑神经网化、执行流程批处理化，我们可以在 GPU 上构建一个既保持 CPU 语义又充分利用异构算力的完整运行环境。这种设计思路对于需要深度定制硬件行为、或探索神经网络与传统计算架构融合的场景，具有重要的参考价值。