在现代数据中心的架构演进中，PCIe（Peripheral Component Interconnect Express）作为处理器与外设之间的核心高速总线，其应用场景已从传统的机内互连逐步扩展到跨机柜、跨楼层的分布式计算环境。当传输距离从几米延伸到数百米时，传统铜线电缆在带宽、信号完整性与电磁干扰方面的物理限制日益突出，光纤互连技术为这一挑战提供了可行的工程解法。本文聚焦于数据中心物理层，探讨通过光纤收发器实现 PCIe 协议远距离传输的核心技术要素，包括信号完整性保障、协议封装方式与延迟优化策略，并给出可落地参考的参数阈值与设计要点。
从铜线到光纤：物理层传输介质切换的驱动力
PCIe 接口自 2003 年推出以来，已经历了从 Gen1（2.5 GT/s）到 Gen6（64 GT/s）的多次速率升级。每一代 PCIe 的带宽翻倍都伴随着对传输介质更严苛的要求。以当前主流的 PCIe Gen4（16 GT/s）和 Gen5（32 GT/s）为例，铜线电缆在超过约 1 米的距离后信号衰减便开始显著影响链路的误码率性能，而 PCIe Gen6（64 GT/s）的实际传输距离将进一步缩短。这一限制对于需要将 GPU 集群、存储服务器或加速器跨机柜部署的大型数据中心而言构成了架构上的瓶颈。
光纤技术之所以成为远距离 PCIe 传输的候选方案，核心优势体现在三个方面。其一是传输损耗低 —— 单模光纤在 1310 nm 或 1550 nm 波长的损耗约为 0.2–0.35 dB/km，多模光纤（OM3/OM4）在 850 nm 波段的损耗约为 2–3 dB/km，相较于铜线的数 dB/m 级衰减，光纤能够支持数百米乃至公里级的传输距离。其二是抗电磁干扰能力强 —— 光纤传输基于光信号而非电信号，不受电磁辐射影响，在高密度服务器环境中尤为重要。其三是带宽与体积优势 —— 单根光纤可支持 100 Gbps 以上的单波长传输，且线缆直径远小于等带宽的铜缆，更利于数据中心的布线与散热风道设计。
然而，将原本针对铜线电气特性设计的 PCIe 协议栈映射到光纤介质并非简单的物理层替换。PCIe 定义了完整的分层协议架构，从事务层（Transaction Layer）到数据链路层（Data Link Layer）再到物理层（Physical Layer），每一层都包含特定的信号机制与时序要求。光纤传输引入的额外延迟、时钟恢复方式差异以及光电转换过程中的信号失真，都需要在系统设计层面进行系统性考量。
协议封装策略：保持语义还是重新封装
在工程实现层面，PCIe over Fiber 主要存在两种技术路径，第一种是 PHY 层直译（PHY-level Translation），第二种是协议层封装（Protocol Encapsulation）。两种路径在延迟开销、协议兼容性与实现复杂度方面有不同的权衡。
PHY 层直译方案保留 PCIe 完整的协议语义，在电光转换边界设置专用的 PHY 翻译芯片，将 PCIe 的电气信号直接转换为光纤可传输的光学格式。这种方案的核心优势在于延迟极低 —— 由于不需要对 PCIe 的事务层和数据链路层进行任何解析或重组，光纤链路的附加延迟仅包含光电转换的固有延时（通常在 10–50 纳秒量级）以及光纤本身的传播延时（每 100 米约 0.5 微秒）。在 2024 年的 OIF（Optical Internetworking Forum）CEI-112G-Linear 演示中，多厂商联合验证了基于线性可插拔光学器件（Linear Pluggable Optics，LPO）的 PCIe 传输方案，在 64 Gbps 速率下实现了小于 1×10⁻⁹ 的误码率性能，相当于 PCI-SIG 规范要求的 10⁻¹² 量级预留了显著的设计裕量。这种方案的挑战在于光电边界两侧的 PHY 必须高度配合，以确保 PCIe 的链路训练（Link Training）和状态机（LTSSM）能够正常完成。
协议层封装方案则在光纤上传输一个独立的隧道协议，将完整的 PCIe 事务层数据包（TLP，Transaction Layer Packet）封装在另一种传输协议的负载中。常见的封装协议包括以太网或专用的高速串行协议。这种方案的优势在于对光纤链路的物理特性要求更为宽松，能够兼容标准的以太网光模块而无需定制的 PHY 翻译器件。但代价是封装与解封装过程引入了额外的处理延迟，通常在数百纳秒到数微秒量级，并且需要额外的流量控制机制来维持 PCIe 的 Credit 语义。
对于延迟敏感的数据中心应用场景，例如 GPU 之间的点对点通信或存储系统的实时数据读写，PHY 层直译方案通常是更优的选择。而对于对延迟容忍度较高但需要利用成熟以太网基础设施的场景，协议层封装方案则提供了更好的兼容性。
信号完整性保障：关键参数与测试方法
将 PCIe 部署到光纤环境时，信号完整性是首要关注的技术指标。与铜线环境相比，光纤传输引入了几类独特的信号失真机制，需要在设计阶段进行系统性的建模与验证。
光电转换器的老化与温度漂移是长期运行中最重要的可靠性因素。垂直腔表面发射激光器（VCSEL）和 PIN 光电二极管的光功率输出与响应度均随温度变化，通常在 0–70°C 的工作温度范围内，光功率变化可达 2–3 dB。设计时需要在链路预算中预留足够的余量，通常建议在接收端灵敏度基础上预留 6–8 dB 的链路裕量，以应对器件老化和极端温度条件。
眼图测试是验证高速光纤链路信号完整性的核心手段。对于 PCIe Gen4 及以上速率，光模块厂商通常要求在测试点测量眼图的眼高（Eye Height）和眼宽（Eye Width），并与相应的模板（Mask）进行比对。PCIe 规范对不同速率下的眼图开度有明确要求，以 Gen4 为例，在 16 GT/s 速率下要求发射端眼高不低于 100 mV（差分），眼宽不低于 0.3 UI。在光纤链路的验证中，建议在最长设计距离和最高工作温度条件下进行眼图测试，确保在所有 corner case 下仍有充足的裕量。
误码率（BER）测试是最终验证链路可靠性的金标准。PCIe 规范要求链路的误码率不超过 10⁻¹²，这意味着在 16 GT/s 的速率下，每秒的比特错误数应少于 1.6×10⁻⁸。在工程实践中，通常通过误码率测试仪进行长时间（至少 24 小时）的连续测试，以统计验证链路是否符合规范要求。如前文所述，Alphawave 在 2024 年的 PCIe 6.0 over Optical 测试中实现了小于 1×10⁻⁹ 的误码率，这一性能指标为实际部署提供了至少三个数量级的裕量。
抖动控制是高速光纤链路的另一关键因素。光纤传输中的抖动主要来源于激光器的调制特性和光电探测器的响应特性。对于 PCIe 应用，时钟数据恢复（CDR）电路的抖动传递特性需要与 PCIe 规范中的抖动预算相匹配。PCIe Gen5 规范规定的总抖动预算为 0.5 UI（单位间隔），其中包括确定性抖动和随机抖动的叠加。在光链路设计中，建议使用具有低抖动特性的激光驱动器，并在系统设计中加入可调的延迟线以补偿链路中的固定抖动分量。
延迟建模与优化：数据中心跨楼层部署的实际考量
在数据中心的实际部署中，PCIe over Fiber 的端到端延迟由多个分量构成，理解并优化这些分量是系统架构师的核心任务。
光电转换延迟是光纤链路特有的开销。典型的高速光收发器（用于 100 Gbps 及以上速率）的光电转换延迟约为 10–30 纳秒，具体取决于器件的架构设计。采用线性直驱（Linear Direct Drive）架构的器件由于省去了重定时（Retiming）过程，延迟可以进一步降低到 10 纳秒以下，这也是 LPO 方案在延迟敏感型应用中被广泛看好的原因之一。
光纤传播延迟遵循固定的物理规律，在单模光纤中约为每 100 米 0.5 微秒。对于需要跨楼层（通常 50–200 米）或跨 campus（数百米到数公里）的部署场景，这一延迟分量需要在系统级的延迟预算中明确考量。例如，在一个 100 米的跨机房间链路中，光纤传播延迟约为 0.5 微秒的双向传播时间，加上两端的光电转换延迟约 40–60 纳秒，总附加延迟约为 0.6 微秒。对于大多数 PCIe 外设应用（如 NVMe 存储或 GPU 互连），这一延迟水平在应用层通常是可接受的。
链路训练与协商延迟是系统初始化阶段的关键指标。PCIe 链路在上电后需要通过 LTSSM 完成速率协商、宽度协商和均衡（Equalization）过程。在光纤环境中，由于光电转换引入的额外通道特性变化，链路训练时间可能略长于铜线场景。典型情况下，从链路检测（Detection）到进入 L0 正常通信状态的时间约为 100–300 毫秒。在系统设计中，建议在固件层面加入超时重试机制，以应对光纤链路在物理扰动（如光纤弯曲或光功率波动）下的瞬时中断。
工程落地的关键参数清单
基于上述技术分析，以下参数可供数据中心架构师在评估和部署 PCIe over Fiber 方案时作为参考基准：
在传输距离与光纤选型方面，OM3 多模光纤（850 nm）在 30 米以内可满足大多数跨机柜部署需求；如需超过 100 米的传输距离，建议采用单模光纤（1310 nm 或 1550 nm）；对于超过 1 公里的 campus 级部署，必须使用单模光纤并选择外延激光器（EML）或分布式反馈激光器（DFB）以确保足够的输出功率和调制质量。
在误码率与眼图指标方面，建议将目标误码率设定为小于 1×10⁻⁹，为器件老化留出至少三个数量级的裕量；眼高应保持在规范要求的 1.5 倍以上，眼宽应大于规范要求的 80%。
在链路预算方面，对于 100 米以内的多模光纤链路，建议发射端光功率不低于 -2 dBm，接收端灵敏度不低于 -10 dBm，确保至少 8 dB 的链路裕量；对于单模光纤长距离链路，需要根据具体光模块的规格计算完整的链路损耗，包括光纤衰减、连接器损耗和熔接损耗。
在延迟敏感型应用的方案选择上，优先考虑线性可插拔光学器件（LPO）或 PHY 层直译方案，将端到端附加延迟控制在 1 微秒以内；在延迟容忍度较高的场景中，可以选用标准的光模块配合协议封装方案，以获得更好的供应链兼容性和成本优势。
总结
PCIe over Fiber 技术在数据中心的远距离高速互连场景中正从实验走向规模化部署。其核心技术价值在于突破了铜线传输的物理距离限制，使 PCIe 这一广泛部署的系统总线能够服务于跨机柜、跨楼层的分布式计算架构。在工程实现层面，选择合适的协议封装策略、保障信号完整性并精确建模端到端延迟，是确保方案可行的三大支柱。随着 PCIe 7.0（128 GT/s）规范的推进，光纤互连将成为突破 rack-to-rack 带宽瓶颈的必由之路，而 LPO 与先进 SerDes 技术的结合正在为这一演进提供低延迟、低功耗的工程路径。
资料来源：本文技术细节参考了 Semiconductor Engineering 关于 PCIe over Optical 的行业分析（2024 年 8 月）、Network World 的 PCIe 光纤布线技术白皮书，以及 OIF（Optical Internetworking Forum）在 OFC 2024 会议上展示的 CEI-112G-Linear 多厂商互通测试结果。