80386 作为首款 32 位 x86 处理器，其内存流水线设计直接影响后续数十年 PC 架构的发展。从架构层面看，每一次内存引用似乎都需要经历有效地址计算、段基址重定位、界限检查、TLB 查询，以及页缺失时的两次页表读取和访问位 / 脏位更新。然而 Intel 1986 年 IEEE ICCD 论文中，Jim Slager 指出常见地址路径的完成时间仅约 1.5 个时钟周期。这一看似矛盾的现象背后，是硬件工程师通过精细的流水线重叠、预计算与并行化技术实现的工程奇迹。
微码层面的内存访问 contract
理解 80386 内存流水线的起点在于微码层面的操作模式。以一条读 - 修改 - 写内存指令为例，其微码大致遵循 RD + DLY 与 WR + DLY 的固定模式：微码发出 RD 启动内存读取，经过 DLY 等待同步点后，数据到达再执行写入操作。这种模式在微码中反复出现，意味着地址生成、翻译和总线仲裁必须足够高效，否则整个处理器都会陷入停滞。Intel 的设计目标正是让这些底层 Hook 足够廉价，使整个机器仍能保持高吞吐量。
描述符缓存：避免重复查表
段式内存管理面临的首要性能问题是每次访问都去内存中的 GDT/LDT 查找段描述符会产生难以接受的延迟。80386 的解决方案是在段寄存器中维护隐藏的描述符缓存：当选择子被加载到段寄存器时，处理器同时将描述符的基址、界限和属性加载到寄存器的不可见部分。这些隐藏状态在芯片版图上占据相当面积，正是为了避免后续内存引用重复访问描述符表。值得注意的是，描述符缓存也支撑了实模式地址翻译 —— 微码使用 SBRM 操作直接修改缓存中的基址值为 seg<<4，使实模式和保护模式的段处理在硬件层面统一起来。描述符缓存还导致一个重要的架构属性：修改内存中的描述符不会影响已经加载该描述符的段寄存器，缓存副本会一直生效直到选择子被重新加载。
并行重定位与界限检查
描述符缓存就位后，下一步是实际的算术运算。线性地址的形成需要将段基址与有效地址相加，同时还要验证有效地址是否在段界限之内。80386 的高效实现方式并非串行执行 —— 先算出最终线性地址再与调整后的界限比较，而是在同一时钟周期内并行完成两条计算路径：一路算术单元执行段基址加有效地址，另一路比较单元执行界限检查。对于界限检查，具体实现采用了一种优化方案：计算 limit - offset 的差值，然后用少量浅层逻辑判断剩余空间是否足够容纳字节、字或双字操作，而无需使用两个全加器串联。这种并行化设计正是 Intel 在 ICCD 论文中提到的关键优化之一。
早期启动：跨越指令边界的地址预计算
80386 最引人注目的内存优化技术是 Early Start。对于某些指令，地址路径不会等待新指令按常规方式 “启动”，而是在上一条指令的最后一个周期提前开始地址相关的工作，将这部分工作与上一条指令的回写阶段重叠。以 MOV AX, 123h 紧接着执行 ADD [AX+45h], 2 为例：第二条指令 ADD 的 RD 在微码地址 039 发出，但地址路径在上一条指令的 006 周期就利用旁路逻辑获取到 AX 的新值 0x123，并提前计算出有效地址 0x158。到 ADD 正式执行的第三个周期时，内存读取已经在外总线上进行。这种重叠使 80386 能够隐藏大部分 1.5 到 2 周期的地址生成延迟。Slager 的论文指出早期启动技术提升了约 9% 的整体性能。然而这项优化也引入了复杂性 —— 著名的 POPAD bug 就是一个典型案例：在 POPAD 指令结束后，如果下一条指令立即使用复杂寻址模式如 [EAX+4]，转发逻辑无法正确处理这种提前窥探的情况，导致错误的数据被使用。
分页快速路径与 TLB
分页是另一个可能严重影响性能的环节。80386 首次引入内置 TLB，使得 TLB 命中时地址翻译足够廉价，能够纳入同一套重叠的内存流水线中。TLB 未命中时，硬件页表遍历器会接管执行昂贵的两次页表读取，而无需转化为更大的微码例程。这种设计确保了分页机制不会成为常见情况的性能瓶颈。
总线接口与外部缓存
80386 使用非复用地址 / 数据总线，这是与 8086 的关键区别。这种设计避免了总线在地址相位和数据相位之间切换方向所需的死区时间。如果系统内存能够跟上节奏，一个总线周期仅需两个时钟：一个地址相位和一个数据相位。地址流水线技术进一步允许在当前总线周期结束时，下一个周期的地址已经提前送上总线，给内存系统额外的响应时间。在实际应用中，当时的 DRAM 延迟约 80 到 130 纳秒，对应两个或更多 CPU 周期，因此两个时钟周期已经是最理想的总线周期，更慢的内存会表现为等待状态。
80386 芯片本身不带缓存，但它是有史以来第一款为缓存专门设计的 x86 处理器。Intel 82385 是专为 386 设计的配套缓存控制器，通常配置 64KB 到 128KB 的 SRAM 缓存。缓存命中时，CPU 获得零等待状态的两周期总线访问；缓存未命中时，控制器将访问转发到主存并回填缓存行。实测表明，带缓存的 386 比不带缓存的版本快 30% 到 40%。
工程实现启示
将 80386 的内存流水线模型映射到现代 FPGA 实现时，需要注意几个关键差异。80386 采用的是基于锁存器的异步设计 —— 锁存器是电平触发的，只要使能信号为高就跟随输入，允许 “时间借用”。相比之下，现代 FPGA 中的触发器是边沿触发的，在时钟边沿对输入进行快照。锁存器比触发器占用更少的晶体管，但现代 FPGA 只能使用触发器，因此需要在时序上重新分配工作负载。80386 每个时钟周期有两个相位，这也是其地址转换延迟被引用为 1.5 周期的原因 —— 可以用双倍时钟速度来模拟，或简单地将其实现为两周期延迟。FPGA 上的块 RAM 是同步的，值只能在一个周期后可用，因此典型 FPGA 缓存需要两个周期分别进行标签查找和数据读取，这解释了为什么 386 的内部 L1 缓存设计为一周期命中延迟。
资料来源：本文核心事实与数据来自 nand2mario 博客对 80386 内存流水线的深度分析，该分析基于 Intel 官方微码与芯片逆向工程成果。