Intel 80386 处理器发布于 1985 年，是 x86 架构从 16 位向 32 位演进的关键里程碑。在这款划时代的 CPU 中，内存管理单元（MMU）首次实现了分段与分页的两级地址转换机制，同时引入了指令预取队列来提升流水线效率。理解 80386 的内存流水线设计，不仅有助于把握现代 x86 架构的演进脉络，也能为系统级软件工程师提供宝贵的底层知识。
分段机制：逻辑地址到线性地址的转换
80386 的分段机制是其内存保护体系的核心。处理器支持最多六个可见段寄存器：CS（代码段）、DS（数据段）、SS（堆栈段）、ES（额外段），以及后续扩展的 FS 和 GS。每个段寄存器由可见的选择子（Selector）和隐藏的描述符缓存组成。选择子是一个 16 位值，包含 13 位索引、1 位表指示符（TI）和 2 位请求特权级（RPL）。描述符则存储在全局描述符表（GDT）或本地描述符表（LDT）中，每个描述符占用 8 字节，包含 32 位基地址、20 位界限和 8 位访问权限。
当 CPU 执行内存访问时，段单元首先读取段寄存器的隐藏部分获取基地址，然后将 32 位偏移量与基地址相加，得到线性地址。这一过程在硬件层面并行完成，无需软件介入。段界限检查确保偏移量不会超出段范围，访问权限字节则实现了特权级保护（0 级为内核态，3 级为用户态）。值得注意的是，80386 支持分页启用或禁用两种模式 —— 当分页关闭时，线性地址直接作为物理地址使用；当分页启用时，线性地址还需经过页单元的进一步转换。
分页机制：线性地址到物理地址的映射
80386 首次在 x86 架构中引入了分页机制，这使得操作系统能够实现虚拟内存、内存保护和内存映射。分页单元使用两级页表结构：页目录（Page Directory）和页表（Page Table）。CR3 寄存器保存页目录的物理基地址，每个页目录包含 1024 个页目录项（PDE），每个页表包含 1024 个页表项（PTE）。每个页表项对应 4KB 的物理页面，因此两级页表可寻址最高 4GB 的虚拟地址空间。
页表项的结构设计体现了功能与效率的平衡。每一个 PTE 包含 Present 位（表示页面是否在内存中）、Read/Write 位（读写权限控制）、User/Supervisor 位（特权级控制）、Accessed 位（页面被访问后由 CPU 置位）、Dirty 位（页面被写操作修改后置位），以及 20 位的页帧号。页目录项则额外支持 4MB 大页功能，通过设置 PS 位（Page Size）可以将一个页目录项直接映射到 4MB 的物理内存区域，减少页表层级带来的间接开销。
当分页机制检测到访问的页面不在内存（Present 位为 0）或权限不匹配时，CPU 会触发页面错误异常（Page Fault），并将引发错误的线性地址保存到 CR2 寄存器中。这一机制是现代操作系统虚拟内存管理的硬件基础，使得按需调页（Demand Paging）和页面置换算法成为可能。
TLB：地址转换的硬件缓存
每次内存访问都经历完整的页表遍历将带来巨大的性能开销。80386 通过 Translation Lookaside Buffer（TLB）来解决这一问题。TLB 是一个全相联的小型缓存，专门用于存储最近使用的线性地址到物理地址的转换结果。典型的 386 TLB 采用四路组相联结构，包含 32 至 64 个条目，每个条目保存一个线性页帧号到物理页帧号的映射。
在地址转换过程中，TLB 首先并行查询目标线性地址的高 20 位（即页帧号）。如果 TLB 命中（TLB Hit），CPU 直接获得物理地址，无需访问页表；如果 TLB 未命中（TLB Miss），CPU 必须执行页表遍历来获取对应的页表项，然后将结果写入 TLB 以供后续使用。TLB 的设计使得大多数顺序内存访问都能获得接近零延迟的地址转换性能，这也是现代处理器仍然保留 TLB 层级的根本原因。
需要指出的是，80386 本身的 TLB 容量极为有限，且不支持 TLB 刷新指令。操作系统在进行上下文切换时，通常需要手动清空 TLB 或重新加载 CR3 寄存器来触发页目录基地址的变更，从而间接实现 TLB 刷新。这一限制在后续的 80486 和 Pentium 处理器中得到了改进，新增了 INVLPG 等 TLB 管理指令。
预取队列与流水线阶段
80386 采用经典的取指 - 译码 - 执行三阶段流水线架构，但为了提升指令供给效率，处理器在取指阶段与译码阶段之间引入了预取队列。预取队列深度为 16 字节，负责缓存从内存中预取的后续指令。当指令执行单元完成当前指令的处理后，可以直接从预取队列中获取下一条指令，避免了等待内存取指的流水线停顿。
预取机制的工作原理基于程序执行的局部性原理。由于大多数程序表现出良好的顺序执行特征，CPU 可以根据指令指针（IP）的当前值预测未来的取指地址，并提前发起内存访问请求。预取单元与执行单元并行运作：当执行单元处理第 N 条指令时，预取单元已经在为第 N+1、N+2 条指令准备指令字节。这一流水线重叠技术显著提升了处理器的指令吞吐率。
然而，预取队列的有效性受到多个因素制约。首先，当程序发生控制流跳转（如分支、调用、返回）时，预取队列中的内容可能失效，需要清空并重新填充，这会导致流水线停顿。其次，内存访问延迟直接影响预取队列的填充速度 —— 在慢速内存系统中，队列可能经常处于半空状态，无法充分发挥流水线优势。理解这些限制对于编写高性能汇编代码和系统级软件至关重要。
工程实践中的参数与监控要点
在实际系统设计中，有几个关键参数值得关注。段描述符的界限字段以字节或页面为单位取决于粒度位（G）的设置，粒度为 1 时界限以 4KB 为单位，这允许单个段覆盖最大 4GB 的内存范围。页表项的 Accessed 和 Dirty 位需要操作系统定期清除，以便实现精确的页面置换算法 —— 例如，在 Linux 系统中，内核会在页面换出前检查 Dirty 位是否置位，未置位的页面可直接回收，置位的页面则需先写回磁盘。
TLB 未命中率可以通过性能计数器监控，在现代模拟器（如 Bochs 或 QEMU）中可以观察 TLB miss 事件的发生频率。若 TLB 未命中率超过 5%，通常意味着工作集超过 TLB 容量，此时应考虑调整内存布局或使用大页（Huge Pages）来减少页表层级。现代操作系统普遍提供 2MB 大页支持，这正是当年 80386 4MB 大页思路的延续。
对于复古系统爱好者而言，理解 80386 的内存流水线也有实际价值。在编写实模式或保护模式代码时，明确分段与分页的转换顺序有助于调试内存访问异常；在进行操作系统内核开发时，正确设置页表属性（尤其是 Present 和 R/W 位）是避免保护故障的关键。
资料来源
本文技术细节参考了 Intel 80386 官方编程手册关于内存管理单元的描述，以及计算机体系结构教材中关于早期 x86 流水线设计的经典分析。