随着人工智能和高性能计算对内存带宽与容量的需求持续攀升，传统高带宽内存（HBM）架构正面临物理极限的挑战。Intel 与 SoftBank 旗下 SAIMemory 合作开发的 Z-Angle Memory（ZAM）作为一项全新的 3D 堆叠内存方案，试图从封装工艺和互连架构层面实现突破，为 AI 数据中心提供更具竞争力的内存解决方案。本文将从 3D 堆叠封装工艺的角度，系统分析 Z-Angle Memory 的技术架构及其与现有 HBM、MRDAM 方案的本质区别。
对角线互连：重新定义堆叠内部信号路由
传统 HBM 内存堆叠采用贯穿硅通孔（Through-Silicon Via，TSV）技术实现垂直方向的信号传递与电源分配。这种垂直 TSV 架构虽然成熟可靠，但在层数不断增加时面临着信号完整性恶化、电源分配网络阻抗上升以及热密度难以疏导等系列问题。特别是在 HBM4 及更高代际产品中，超过 12 层的堆叠结构使得垂直 TSV 的工艺复杂度急剧上升，良率和成本成为制约因素。
Z-Angle Memory 从根本上重新设计了堆叠内部的互连拓扑，采用对角线（diagonal/interlaced）互连替代传统垂直 TSV。对角线互连的核心思想是利用芯片堆叠层之间的斜向金属走线，将信号传输路径从单纯的垂直方向扩展到三维空间。这种设计带来了几个关键优势：首先，对角线走线能够在相同芯片面积内实现更高的接触密度，因为互连路径不再受限于垂直投影的排布约束；其次，斜向走线可以有效缩短相邻存储层之间的信号传输距离，降低 RC 延迟；最后，对角线拓扑为电源分配网络提供了更富余的布线资源，有助于降低电源噪声并改善功耗效率。
从制造工艺角度来看，对角线互连的实现依赖于先进的混合键合（Hybrid Bonding）技术。Intel 在其封装技术路线中已经成熟的 EMIB（Embedded Multi-die Interconnect Bridge）方案为 ZAM 提供了可靠的互连基础。与传统使用硅中介层（Silicon Interposer）的 2.5D 封装不同，EMIB 采用在有机基板上嵌入硅桥接芯片的方式实现 chiplet 之间的高速互连，这种方案在降低成本的同时能够提供接近硅中介层的信号完整性。Z-Angle Memory 正是要利用 EMIB 的成熟工艺平台，将对角线互连与精细铜 - 铜键合相结合，实现存储层之间的高密度互连。
无电容设计：释放芯片面积用于存储单元
传统 DRAM 堆叠中，每个存储单元都需要配置相应的片上电容（on-die capacitor）来维持数据存储所需的电荷。这些电容虽然尺寸微小，但在数十亿存储单元的规模下会占用相当可观的芯片面积。根据公开的技术分析，Z-Angle Memory 采用了无电容（capacitorless）设计思路，这一架构决策具有深远的工艺影响。
无电容设计的本质是放弃传统 DRAM 的电容存储机制，转向基于其他物理原理的存储方式。一种可能的实现路径是采用类似 ReRAM 或 FeRAM 的非易失性存储单元，或者利用新型沟道材料实现无需电容辅助的存储状态。无论具体实现细节如何，这一设计选择的核心动机在于最大化有效硅面积用于存储阵列，从而在相同芯片尺寸下实现更高的存储容量。Intel 方面宣称，Z-Angle Memory 可以在单芯片堆叠中实现 512GB 甚至更高的存储容量，这一数字约为现有 HBM4 方案的 2 到 3 倍。
从封装角度来看，无电容设计还带来了另一个附带优势：简化制造流程。传统 DRAM 制造中，电容的形成需要额外的工艺步骤，包括高深宽比电容孔的刻蚀、介质层的沉积以及金属填充等。这些步骤不仅增加了工艺复杂度，也对良率构成挑战。移除电容结构后，Z-Angle Memory 的制造流程可以得到一定程度的简化，这在理论上有助于降低成本并提高量产可行性。
封装架构对比：EMIB 与硅中介层的取舍
在封装层面，Z-Angle Memory 与现有 HBM 方案存在显著的架构差异。当前 HBM 产品普遍采用 2.5D 封装结构，核心是位于 CPU/GPU 与 HBM 堆叠之间的硅中介层。硅中介层通过精细的再布线层（Re-distribution Layer，RDL）实现芯片之间的高速互连，其优势在于互连密度极高、信号延迟极低，但也面临成本高昂、芯片面积受限等挑战。一块 300mm 级别的硅中介层可能占据整个封装成本的相当比例，这在追求成本优化的数据中心场景中成为痛点。
Z-Angle Memory 选择的技术路径是 Intel 标志性的 EMIB 封装。EMIB 本质上属于 2.75D 封装范畴，其核心创新在于用局部硅桥替代完整硅中介层。这种设计只在需要高密度互连的区域嵌入硅桥，而在其他区域使用成本更低的有机基板。EMIB 方案的优势在于可以在保持高带宽互连的同时显著降低封装成本，并且支持更大的封装尺寸以容纳更多存储堆叠。
从热管理的角度看，EMIB 方案同样具有独特价值。传统硅中介层的导热路径相对单一，热量主要通过芯片背面散发。EMIB 的有机基板结构允许在芯片底部布置更有效的散热方案，这对于功耗密度极高的 AI 加速器场景尤为重要。Z-Angle Memory 声称可以实现 40% 到 50% 的功耗降低，这一数字如果能够在实际产品中兑现，将显著改善系统的热管理压力。
与三星 zHBM 的竞争态势
在 3D 堆叠内存领域，Intel 并非唯一的探索者。三星电子同样在推进名为 zHBM 的下一代高带宽内存方案，其技术路线与 Z-Angle Memory 存在本质差异的同时，也有某些相似之处值得关注。三星 zHBM 采用了垂直 TSV 配合混合铜键合（Hybrid Copper Bonding，HCB）的技术组合，强调在传统技术框架内的持续演进。
从架构层面分析，三星的选择代表了一种渐进式创新路径，其核心是在现有成熟技术基础上通过材料与工艺改进提升性能。而 Intel 的 Z-Angle Memory 则体现了更为激进的技术跨越，通过对互连拓扑和存储单元结构的重新设计来寻求突破。两种路线各有优劣：渐进式方案的确定性较高、风险较低，但可能很快触及技术天花板；激进式方案可能带来革命性的性能提升，但需要克服更多的工程化挑战。
两种方案的竞争焦点集中在三个核心指标：带宽密度（每单位面积或功耗的带宽）、存储容量（单堆叠可容纳的存储量）以及成本效益（单位容量的制造成本）。Z-Angle Memory 宣称的 2 到 3 倍容量优势和 40% 到 50% 功耗降低如果能够实现，将在上述三个维度上对 HBM 形成显著竞争优势。然而，这些数字目前仍处于原型阶段的预估，实际产品的性能表现需要等待 2027 年左右的原型验证以及 2030 年前后的量产部署来确认。
工程化挑战与产业化前景
尽管 Z-Angle Memory 的技术概念具有清晰的创新逻辑，但其工程化落地仍面临多重挑战。对角线互连的制造精度要求远高于传统垂直 TSV，需要在键合对准、层间对准以及缺陷检测等环节实现显著的技术突破。无电容存储单元的可靠性验证同样需要大量实验数据支撑，特别是在高温、高湿度的恶劣工况下的数据保持能力。EMIB 封装虽然已经量产多年，但将对角线互连与 EMIB 结合的大规模量产经验仍然有限。
从产业化时间表来看，Intel 与 SAIMemory 的目标是在 2027 年前后推出 Z-Angle Memory 原型，并在 2030 年左右实现规模化量产。这一时间节点恰好与 HBM4/HBM5 产品的推出窗口重叠，意味着 Z-Angle Memory 一但成功商业化，将直接面对最激烈的市场竞争。对于系统厂商而言，Z-Angle Memory 提供了一种可能打破内存带宽瓶颈的新选择，但过早押注于尚未验证的技术同样存在风险。
综合来看，Z-Angle Memory 代表了 3D 堆叠内存领域的一次重要架构创新。其对角线互连、无电容设计以及 EMIB 封装集成的技术组合，在理论上能够解决传统 HBM 面临的容量与功耗瓶颈。然而，从技术概念到商业产品之间仍有漫长的工程化道路需要走通。对于密切关注下一代内存技术发展的工程师和技术决策者而言，持续跟踪 Z-Angle Memory 的原型验证进展将是未来数年内的重要任务。
参考资料
- Intel 与 SAIMemory 合作开发 Z-Angle Memory，宣称实现 2 到 3 倍 HBM 容量与 40% 到 50% 功耗降低（Tom's Hardware）
- TrendForce 分析指出三星 zHBM 与 Intel Z-Angle Memory 代表两种不同的 3D 内存技术路线（TrendForce）