在 FPGA 和现代 RISC-V 处理器大行其道的今天，理解最底层的数据通路与控制逻辑往往被忽视。Nibbler 是一个极简的 4 位 CPU，完全由标准 7400 系列逻辑芯片构建，却足以运行游戏和演奏音乐。其设计理念在于以最小复杂度实现完整计算平台的全部核心要素 —— 程序计数器、累加器、ALU、微码控制器和双口存储器。对于希望在硬件层面理解计算本质的工程师而言，Nibbler 提供了教科书级别的参考架构。本文从数据通路、微码寻址和指令集合成三个维度深入剖析其硬件实现细节，并讨论将其扩展为科学计算器的硬件逻辑设计要点。
Harvard 架构与 4 位数据通路
Nibbler 采用了经典的 Harvard 架构，程序存储空间与数据存储空间完全分离，各自拥有独立的地址空间和总线。这一选择看似限制了灵活性，实则在 4 位窄总线的约束下极大简化了硬件设计复杂度。程序总线宽度为 8 位，前 4 位携带指令操作码，后 4 位携带立即数操作数或地址的高位部分；数据总线则严格限制为 4 位，所有算术逻辑操作均在 4 位宽度内完成。这种不对称的总线设计反映了 4 位 CPU 的实际运算需求 —— 大多数时间处理的是单个十进制数字或 BCD 码表示的中间结果，而非复杂的多精度数据。
程序 ROM 采用 28C64 EEPROM，容量为 8K×8 位，但实际只使用了 4K 地址空间，因为 Nibbler 的 12 位程序地址总线中最高位被硬连线为 0。程序计数器由三片 74LS163 级联构成，总宽度为 12 位，每条指令执行完毕后递增指向下一条指令。对于跳转指令，PC 可以从 Fetch 寄存器加载新的目标地址，实现程序流的非线性控制。程序存储空间的最大寻址范围为 4096 字节，足以容纳复杂的计算器固件程序，包括三角函数查表、多项式求值和显示驱动等子程序。
数据 RAM 采用 4K×4 的 CY7C168A SRAM，数据宽度与 CPU 原生宽度完全匹配。由于数据总线只有 4 位，所有内存操作均以 4 位为单位进行。这种设计对科学计算器来说反而是优势 —— 如果采用 BCD 编码，每个十进制数字恰好占用 4 位，一个 8 位地址可以访问两个 BCD 数字，非常适合双 nibble 显示场景。RAM 的时钟使能信号与微码产生的 / CSRAM 信号通过或门组合，确保写操作只在时钟信号有效且微码明确使能时发生，避免了由于地址和数据信号未稳定导致的错误写入。
微码 ROM 寻址与控制信号生成
Nibbler 的控制核心是两片 28C16 EEPROM，用于存储微码。与其使用有限状态机硬连线逻辑实现控制序列，不如将控制行为编码为微指令存储在 ROM 中 —— 这种设计虽然消耗了额外的芯片和寻址逻辑，却带来了极大的灵活性和可调试性。微码 ROM 的地址由 7 位构成：4 位来自当前指令操作码，2 位来自标志寄存器（进位标志 C 和零标志 Z），1 位来自相位触发器（Phase，0 或 1）。这种编码方式将指令执行划分为两个阶段：Phase 0 用于取指，Phase 1 用于执行，两阶段的微码入口地址通过相同的操作码但不同的相位位区分。
具体而言，相位 0 期间所有指令的行为完全相同 ——CPU 将程序 ROM 的输出锁存到 Fetch 寄存器，同时 PC 递增指向下一字节。由于此时 CPU 尚未获知当前指令的内容，微码无法也不需要做出任何有意义的控制决策，只是将累加器驱动到数据总线上以防止 CMOS 输入悬空导致的静态功耗增加。这种一致性简化了微码设计，同时保证了取指周期的确定性时序。相位 1 才是真正的执行阶段，微码根据指令操作码和当前标志位产生 16 路控制信号，分别控制 ALU 功能选择、累加器加载、数据缓冲器使能、PC 更新逻辑和 I/O 端口操作。
控制信号的具体分配体现了数据通路的组织方式：S [0..3] 和 M 选择 ALU 的运算模式（加法、减法、与、或、非、同或、比较等），/carryIn 控制是否将进位标志反馈到 ALU 的最低位进位输入，/loadA 决定是否将 ALU 结果写入累加器，/loadFlags 决定是否更新进位和零标志，/oeOprnd 决定是否将 Fetch 寄存器中的立即数驱动到数据总线，/loadPC 和 incPC 控制程序计数器的更新方式。值得注意的是，进位标志到 ALU 进位输入之间没有直接连线 —— 这一设计决策是刻意的。单 nibble 加法不应受前序操作进位影响，而比较指令需要强制进位输入为 1 才能正确实现减法运算。因此进位输入必须由微码显式控制，而非自动来源于标志寄存器。
指令集设计与合成指令扩展
Nibbler 的指令操作码空间限制为 4 位，因此最多只能定义 16 条基础指令。这迫使设计者在指令功能与指令数量之间做出权衡，最终形成了一套正交性极高但功能精简的指令集。跳转指令组包含 JMP（无条件跳转）、JC（进位跳转）、JNC（无进位跳转）、JZ（零跳转）和 JNZ（非零跳转）五条，涵盖了所有条件分支场景。访存指令组包含 LD（加载内存到累加器）和 ST（存储累加器到内存）两条，支持对 4K 数据空间的随机访问。算术指令组包含 ADDI（立即数加法）和 ADDM（内存加法）两条，实现加法运算。比较指令组包含 CMPI（立即数比较）和 CMPM（内存比较）两条，用于条件判断。逻辑指令组包含 NORI（立即数 NOR）和 NORM（内存 NOR）两条。I/O 指令组包含 IN 和 OUT 两条，用于外设通信。此外还有 LIT 指令用于加载 4 位立即数到累加器。
表面上指令集功能有限，但通过指令合成可以构建更高级的操作。NOT 操作等价于 NORI #0（将立即数 0 与累加器做 NOR 运算），ORI 操作可以先做 NORI 再对结果做 NORI #0，SUBI（立即数减法）可以通过 ADDI (~x+1) 实现 —— 对立即数取反加一后与累加器相加，等价于减去该立即数。这种设计哲学与现代 RISC 处理器的思路如出一辙：硬件只需实现正交的基础操作，高级语义由软件层面的宏展开完成。对于科学计算器而言，三角函数、多项式求值和浮点运算等复杂功能同样可以由基础指令序列实现，关键在于固件层面的算法优化。
科学计算器的硬件扩展策略
将 Nibbler 改造为科学计算器需要从硬件和固件两个层面进行扩展。硬件层面需要增加显示驱动、键盘扫描和扩展 ALU 功能。显示接口可以复用现有的 OUT 端口，连接到 HD44780 控制器液晶显示屏的 4 位模式接口。需要增加键盘矩阵扫描逻辑，将 16 个按键（0-9、数字、小数点、运算符、函数键等）编码为输入端口数据供 CPU 读取。ALU 需要扩展以支持更复杂的数学运算 —— 这可以通过在现有 ALU 外围增加专用运算模块实现，例如使用查表法实现三角函数，通过迭代算法实现平方根和幂运算。
固件层面需要实现表达式解析、运算符优先级处理和 BCD 显示转换。由于 Nibbler 只有 4 位累加器和有限的 RAM，表达式解析通常采用逆波兰表示法（RPN）栈式计算模型，避免了中缀表达式需要的大量括号处理和优先级判断逻辑。BCD 到七段显示的转换可以预先存储在 ROM 查表中共固件调用。关键性能参数包括：每条指令执行需要 2 个时钟周期，在 2.46MHz 时钟频率下达到约 1.23MIPS 的理论吞吐量；单次加法需要一条 ADDI 或 ADDM 指令（2 周期），多精度加法需要循环检查进位标志逐 nibble 处理；三角函数查表需要约 256 字节的 ROM 表空间占用，对于 4K 程序 ROM 而言是可接受的代价。
组合反馈环与时序风险
Nibbler 的设计文档中特别提及了一个隐蔽的硬件缺陷：ALU 输出经总线缓冲器反馈到 ALU 输入可能形成组合反馈环，导致数据总线出现非法逻辑电平。这个问题的根源在于即使 ALU 的 B 输入在逻辑上应该是 “无关” 的，但在 CMOS 电路实现中，由于晶体管亚阈值漏电和输入结构的不完美特性，非法电压可以导致 ALU 内部产生异常翻转，进而驱动总线进入非法状态。解决方案是在总线缓冲器和 ALU 输入之间插入施密特触发器缓冲器（如 74HCT7541），利用其 hysteresis 特性过滤掉临界电压的毛刺，将非法电平钳位到合法的高低电平范围。微码层面也可以通过确保总线驱动信号不会与 ALU 的 B 输入使能信号同时有效来规避该问题，但这种方法依赖于对特定芯片内部结构的了解，不具备可移植性。
参考资料：
- Nibbler 4 Bit CPU（Big Mess o' Wires），https://www.bigmessowires.com/nibbler/
- Nibbler PCB 版实现（pong74ls/Nibbler），https://github.com/pong74ls/Nibbler
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