RP1 PCIe Southbridge 架构解析：ARM V9 SoC 的片上系统互连策略

Raspberry Pi 5 的发布标志着单板计算机架构设计的一次重要演进。与前几代产品不同，Pi 5 引入了一颗专门设计的 I/O 控制器芯片 ——RP1，它通过 PCIe 链路与主 SoC BCM2712 通信，承担传统 PC 架构中 Southbridge 的角色。这种分离式设计不仅解放了主处理器的 I/O 负担，更为嵌入式系统的片上互连策略提供了新的参考范式。

RP1 的架构定位：专用 I/O 控制器的回归

在传统的 x86 PC 架构中，芯片组通常分为北桥（Northbridge）和南桥（Southbridge），前者负责高速内存和图形接口，后者管理低速外设如 USB、SATA 和音频。随着 SoC 集成度提升，北桥功能逐渐被整合进处理器本身，但 I/O 控制的复杂性使得专用 I/O 控制器仍有其存在价值。

RP1 正是这一思路在 ARM 生态中的实践。它并非简单的外设扩展芯片，而是一个完整的 I/O 子系统，内置独立的 DMA 引擎、中断控制器和多种外设接口。通过与主 SoC 的 PCIe 连接，RP1 能够在不占用主处理器引脚资源的前提下，大幅扩展系统的 I/O 能力。这种设计让 BCM2712 可以专注于计算任务，而 RP1 则全权负责与外部世界的数据交换。

PCIe Gen 2 x4：I/O 骨干的带宽设计

RP1 与 BCM2712 之间的通信依赖一条四通道 PCIe Gen 2 链路。从带宽角度看，PCIe Gen 2 单通道理论速率为 5 GT/s，四通道聚合后可达 20 GT/s，扣除编码开销后实际有效带宽约为 16 Gbps（单向）。这一规格对于 Raspberry Pi 5 的目标应用场景而言，提供了充足的 I/O 吞吐余量。

更重要的是，PCIe 链路为内存映射 I/O（MMIO）提供了天然支持。RP1 上的所有外设寄存器都被映射到主 SoC 的地址空间中，使得 BCM2712 的 CPU 核心可以通过标准的加载 / 存储指令直接访问 RP1 控制的外设。这种统一地址空间的编程模型简化了驱动开发，同时也为 DMA 传输创造了条件 ——RP1 可以自主地将外设数据直接写入系统内存，无需 CPU 介入搬运。

ARM V9 时代的互连策略

RP1 的设计需要放在 ARM 架构演进的背景下理解。ARM V9 引入了更复杂的内存一致性模型和增强的安全特性，对 SoC 内部互连提出了更高要求。虽然 BCM2712 基于 ARM V8 架构，但 RP1 的互连设计已经展现出向 ARM V9 生态过渡的特征。

具体而言，RP1 通过 PCIe 与主 SoC 构建了一个异构一致性系统。RP1 内部的 DMA 引擎和外设控制器可以发起对主内存的访问请求，这些请求经过 PCIe 桥接后进入 BCM2712 的缓存一致性域。这种架构类似于 ARM 的 CoreLink 互连技术，通过分层总线结构平衡带宽与延迟。

在实际工程实现中，RP1 采用了一种类 AXI 的片上总线协议来组织内部外设。AXI（Advanced eXtensible Interface）作为 ARM 生态的事实标准，提供了分离的读写通道、突发传输支持和乱序完成能力，这些特性对于最大化 PCIe 链路的利用效率至关重要。

性能优化：DMA 引擎与带宽管理

RP1 内置的 DMA 引擎是其性能表现的关键。与软件控制的轮询或中断驱动传输相比，DMA 能够在后台持续搬运数据，释放 CPU 去执行其他任务。对于 USB 3.0、千兆以太网或高速 SD 卡等接口，DMA 的支持意味着可以达到接近理论峰值的实际吞吐量。

从系统设计的角度，RP1 的引入改变了 Raspberry Pi 的 I/O 性能瓶颈分布。在 Pi 4 及更早的型号中，所有外设共享一条有限的总线带宽，高负载场景下容易出现争抢。Pi 5 的分离式架构将 I/O 流量分流到 RP1 处理，主 SoC 的总线压力显著降低。实测表明，在同时进行网络传输和存储访问的场景中，Pi 5 的响应延迟和吞吐量稳定性均有明显提升。

然而，PCIe Gen 2 x4 的带宽并非无限。对于同时启用多个高速接口的极端场景，链路仍可能成为瓶颈。工程实践中，合理的做法是对 I/O 流量进行优先级划分 —— 将延迟敏感的交互式流量（如 HID 输入）与高带宽的批量传输（如文件拷贝）分离到不同的处理路径。

嵌入式系统设计的参考意义

RP1 的架构选择对更广泛的嵌入式系统设计具有启示意义。随着边缘计算和 AIoT 设备对 I/O 能力需求的增长，在保持主处理器精简的同时扩展外设接口成为一种务实策略。

这种分离式架构的优势在于：

模块化升级：I/O 控制器可以独立于主 SoC 演进，新接口标准的支持只需更新 RP1 或其后续版本，无需重新设计整个计算平台。

功耗优化：当系统进入低功耗状态时，可以单独关闭 RP1 或部分外设，而保持主 SoC 在最低功耗状态运行。

成本控制：通过复用成熟的 PCIe IP 和 ARM 外设控制器，RP1 能够以相对较低的芯片面积实现丰富的接口能力。

对于正在评估 ARM V9 SoC 的系统架构师而言，RP1 的设计思路值得借鉴。未来的高性能嵌入式平台可能会采用类似的分离策略：主 SoC 专注于计算和 AI 加速，而 I/O 密集型任务交由专用的 PCIe 附属芯片处理。

局限与权衡

任何架构设计都是在约束条件下的权衡。RP1 方案的主要代价在于增加了系统复杂性和物料成本 —— 从单芯片方案变为双芯片方案，PCB 布线、电源管理和固件协调的工作量都相应增加。此外，PCIe 链路的引入意味着跨芯片访问的延迟必然高于片上集成方案，对于要求极低延迟响应的实时应用，这可能构成限制。

另一个值得关注的点是软件生态的成熟度。RP1 需要独立的驱动支持，虽然 Raspberry Pi 官方提供了完整的 Linux 内核支持，但第三方操作系统和实时内核的适配仍需时间。

结语

RP1 代表了 Raspberry Pi 在系统架构层面的一次深思熟虑的演进。通过将 I/O 控制功能外置到专用的 PCIe Southbridge，Pi 5 在保持成本竞争力的同时实现了显著的性能提升。这种分离式架构与 ARM V9 时代的互连趋势相契合，为嵌入式系统的 I/O 设计提供了一个可落地的参考实现。

对于开发者而言，理解 RP1 的架构特点有助于更好地发挥 Pi 5 的硬件潜力 —— 在编写 I/O 密集型应用时，充分利用 DMA 和异步传输机制；在系统设计时，合理规划 PCIe 带宽的分配策略。随着 ARM 生态向 V9 架构全面迁移，类似的分离式 I/O 架构可能会在更多设备中出现。

参考来源

• Raspberry Pi 官方 RP1 芯片公告：RP1: the silicon controlling Raspberry Pi 5 I/O
• PiCockpit RP1 深度技术分析
• MagPi 杂志 Raspberry Pi 5 架构特辑
• Jeff Geerling 关于 Raspberry Pi 6 和微控制器开发的博客文章（2026-05-22）

systems