摩尔定律的物理边界与三维突围
当晶体管尺寸逼近原子尺度，传统的平面微缩策略正遭遇量子效应与材料本征属性的双重夹击。伊利诺伊大学厄巴纳 - 香槟分校 Grainger 工程学院的研究团队近期在《Nature》发表的成果表明，通过顺序硅层堆叠（Sequential Silicon Stacking）实现单片三维集成，或许是突破当前制程瓶颈的可行路径。
该技术的核心洞察在于：与其继续在二维平面上压缩晶体管间距（目前已受限于接触栅极间距的物理极限），不如将电路沿垂直方向分层排布。这种 "立体城市" 式的架构不仅能提升单位面积的晶体管密度，还能通过缩短层间互连距离来降低寄生电容，从而提升信号传输效率。
低温工艺：单片集成的热预算难题
单片三维集成（Monolithic 3D Integration）相比传统的晶圆键合方案具有显著优势：层间垂直互连密度可提升 10 至 100 倍，层间距更小，对准精度可达纳米级。然而，这一路径长期受制于热预算约束 —— 底层电路的金属互连线通常在 400°C 以上即开始退化，而高质量单晶硅的制备与高性能晶体管的加工往往需要接近 1000°C 的高温。
Qing Cao 教授团队开发的工艺方案通过两个关键创新解决了这一矛盾。首先，研究团队采用厚度不超过 10 纳米的单晶硅纳米膜作为构建单元，通过卷对卷层压（Roll Lamination）工艺将其转移至已完成底层电路的接收晶圆上。该键合过程的温度控制在 200°C 以内，远低于 400°C 的行业热预算上限。
其次，为避免传统高温掺杂工艺（通常超过 600°C），团队采用了无结晶体管（Junctionless Transistor）架构。这种设计在层叠前即对硅膜进行均匀重掺杂，利用极薄的膜厚特性确保栅极仍能有效控制沟道，同时高掺杂浓度降低了寄生接触电阻。
工程验证：从实验室到可扩展工艺
研究团队成功构建了包含三层垂直堆叠硅电路的原型器件，每层集成 625 个晶体管，整体良率达到 98% 至 100%。即便在学术洁净室环境下，这一良率表现已显示出向工业级半导体晶圆厂迁移的潜力。
性能测试数据显示，这些低温工艺制备的晶体管输出电流密度与高温工艺制备的标准体硅晶体管相当，是采用替代材料（如多晶硅、非晶氧化物或碳纳米管）制备的单片器件的 3 至 4 倍。团队进一步演示了通过垂直金属线连接层间的三维集成逻辑电路与静态随机存取存储器（SRAM）单元 —— 一个 6 晶体管 SRAM 单元被分布在三层垂直结构中，验证了该架构在存储器应用中的可行性。
从工程实施角度，该方案相比传统晶圆键合具有多重优势：超薄纳米膜的机械柔韧性使其能够贴合底层表面形貌，有效避免了刚性晶圆键合常见的界面空洞缺陷；工艺复杂度与成本相对较低；更重要的是，该技术路径具备可扩展性 —— 在已验证的三层基础上，可以继续堆叠更多层数。
产业化路径与应用前景
该研究在伊利诺伊大学 Grainger 工程学院的 "先进半导体芯片加速性能研究中心"（ASAP）完成，该中心汇聚了 IBM、英特尔、台积电等产业伙伴。研究团队正与工业界合作，推动该工艺向量产级晶圆厂的转移验证。
对于 AI 加速器、高性能计算等数据密集型应用场景，三维单片集成提供的更高互连带宽与更短信号路径具有直接价值。SRAM 作为 CPU 与 GPU 中的通用存储单元，其三维化可显著降低存储单元的平面占用面积，同时提升访问速度。
工程落地要点与风险考量
对于关注该技术落地的工程团队，以下参数值得关注：
- 热预算控制：上层工艺温度需严格限制在 400°C 以下，键合步骤应控制在 200°C 以内
- 膜厚规格：硅纳米膜厚度≤10nm，以确保机械柔性与栅极控制能力
- 良率基准：当前实验室良率已达 98% 以上，可作为工艺成熟度评估的参考
- 互连密度：垂直互连密度较 TSV 方案提升 10-100 倍，需重新评估布线策略
需要警惕的技术风险包括：随着堆叠层数增加，三维结构的热管理复杂度将显著上升；从 200mm 实验室晶圆向 300mm 工业晶圆的工艺迁移仍需验证设备兼容性与工艺一致性。
这项研究表明，在晶体管微缩触及物理极限的当下，通过架构创新 —— 将电路从平面扩展到立体 —— 仍能为计算能力的持续提升提供工程化路径。对于半导体设计与制造领域的从业者而言，单片三维集成技术或将在未来 5 至 10 年内从实验室走向量产线，成为延续摩尔定律的重要技术选项。
资料来源
- Cao, Q. et al. "Monolithic three-dimensional integration of silicon transistors." Nature (2026). DOI: 10.1038/s41586-026-10496-6
- University of Illinois Grainger College of Engineering. "A new way to build chips: Sequentially stacking silicon to extend Moore's law." Materials Science and Engineering News, May 26, 2026.
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